第4章Zynq-7000可編程邏輯資源

1、Xilinx All ProgrammableZynq-7000 SoC設(shè)計指南主 講：何賓Email： LOGOXinlinx大學(xué)計劃課程大學(xué)計劃課程2012.122 可編程邏輯資源內(nèi)容包括 可編程邏輯資源概述、可編程邏輯資源功能兩個部分。在可編程邏輯資源概述、可編程邏輯資源功能兩個部分。在可編程邏輯資源功能部分，詳細的介紹了可編程邏輯資源功能部分，詳細的介紹了CLB和和LUT、時鐘管、時鐘管理單元、塊存儲器、數(shù)字信號處理單元、輸入和輸出、低功耗理單元、塊存儲器、數(shù)字信號處理單元、輸入和輸出、低功耗串行收發(fā)器、串行收發(fā)器、PCI-E模塊、模塊、XADC模塊和配置等內(nèi)容。模塊和配置等內(nèi)容。3

2、Zynq-7000系列的全可編程平臺在單個器件內(nèi)，集成了功能豐富的基于雙核ARM Cortex-A9處理器的處理器系統(tǒng)PS和Xiinx可編程邏輯PL。lZynq-7000 EPP系列中的每個器件包含相同的系列中的每個器件包含相同的PS，然而每個器件，然而每個器件內(nèi)的內(nèi)的PL和和I/O資源有所不同。資源有所不同。u兩個較小兩個較小EPP器件（器件（Z-7010和和Z-7020）的）的PL基于基于Artix-7 FPGA邏輯。邏輯。u兩個較大兩個較大EPP器件（器件（Z-7030和和Z-7045）的）的PL基于基于Kintex-7 FPGA邏輯。邏輯。 可編程邏輯資源4通過使用多個接口和超過300

3、0個連接的其它信號，PS和PL可以緊密或者松散的耦合在一起。 這使得設(shè)計者能高效地將這使得設(shè)計者能高效地將PL內(nèi)用戶創(chuàng)建的硬件加速器和其它內(nèi)用戶創(chuàng)建的硬件加速器和其它的功能進行集成。的功能進行集成。u它們可以被處理器訪問。它們可以被處理器訪問。u它們也可以訪問它們也可以訪問PS內(nèi)的存儲器資源。內(nèi)的存儲器資源。 可編程邏輯資源5Zynq系統(tǒng)總是最先啟動PS內(nèi)的處理器，這樣允許使用基于軟件中心的方法對PL進行配置。l對對PL的配置作為系統(tǒng)啟動的一部分，或者在將來的某個時間點的配置作為系統(tǒng)啟動的一部分，或者在將來的某個時間點上對其進行配置。上對其進行配置。lPL可以全部地重新配置或者在使用的時候部分

4、動態(tài)地重新配置可以全部地重新配置或者在使用的時候部分動態(tài)地重新配置（Partial Reconfiguration, PR）。）。uPR允許只配置允許只配置PL的一部分。的一部分。這使得可以選擇對設(shè)計進行修改，比如：這使得可以選擇對設(shè)計進行修改，比如：更新系數(shù)或者在必要的時候，替換算法來實現(xiàn)時分復(fù)用更新系數(shù)或者在必要的時候，替換算法來實現(xiàn)時分復(fù)用PL資源。后者資源。后者類似于動態(tài)地加載和卸載軟件模塊。類似于動態(tài)地加載和卸載軟件模塊。PL的配置數(shù)據(jù)稱為比特流。的配置數(shù)據(jù)稱為比特流。 可編程邏輯資源6 PL有一個和PS分開的供電域l 這使能用戶通過將這使能用戶通過將PL斷電來降低功耗。在這個模式下

5、，斷電來降低功耗。在這個模式下，PL無無靜態(tài)和動態(tài)功耗。這樣，顯著地降低了器件的功耗。靜態(tài)和動態(tài)功耗。這樣，顯著地降低了器件的功耗。l當(dāng)不使用這個模式時，必須重配置當(dāng)不使用這個模式時，必須重配置PL。l用戶需要考慮在特殊應(yīng)用場合下，重新配置用戶需要考慮在特殊應(yīng)用場合下，重新配置PL的時間，這個時的時間，這個時間根據(jù)比特流的大小而有所不同。間根據(jù)比特流的大小而有所不同。 可編程邏輯資源7PL提供了用戶可配置的豐富的結(jié)構(gòu)能力。關(guān)鍵特性包括：l 可配置的邏輯塊（可配置的邏輯塊（CLB）u6輸入查找表。輸入查找表。uLUT內(nèi)的存儲器能力。內(nèi)的存儲器能力。u寄存器和移位寄存器功能。寄存器和移位寄存器功能

6、。u級聯(lián)的加法器。級聯(lián)的加法器。l 36Kb塊塊RAMu雙端口。雙端口。u最大最大72位寬度。位寬度。u可配置為雙可配置為雙18Kb。u可編程的可編程的FIFO邏輯。邏輯。u內(nèi)建的糾錯電路。內(nèi)建的糾錯電路。 可編程邏輯資源8l 數(shù)字信號處理數(shù)字信號處理-DSP48E1 Sliceu2518二進制補碼乘法器二進制補碼乘法器/加法器高分辨率（加法器高分辨率（48位）信號處理器。位）信號處理器。u節(jié)約功耗的節(jié)約功耗的25位預(yù)加法器，用于優(yōu)化對稱的濾波器應(yīng)用。位預(yù)加法器，用于優(yōu)化對稱的濾波器應(yīng)用。u高級屬性：可選的流水線、可選的高級屬性：可選的流水線、可選的ALU和用于級聯(lián)的專用總線。和用于級聯(lián)的專用

7、總線。l 時鐘管理時鐘管理u用于低抖動時鐘分配的高速緩沖區(qū)和布線。用于低抖動時鐘分配的高速緩沖區(qū)和布線。u頻率合成和相位移動。頻率合成和相位移動。u低抖動時鐘生成功能和抖動過濾。低抖動時鐘生成功能和抖動過濾。 可編程邏輯資源9l 可配置的可配置的I/Ou高性能高性能SelectIO技術(shù)。技術(shù)。u集成在封裝內(nèi)的高頻去耦合電容，用于擴展的信號完整性。集成在封裝內(nèi)的高頻去耦合電容，用于擴展的信號完整性。u數(shù)控阻抗，能在三態(tài)下用于最低功耗，高速數(shù)控阻抗，能在三態(tài)下用于最低功耗，高速I/O操作。操作。u大范圍（大范圍（HR）I/O支持支持1.2V3.3V。u高性能（高性能（HP）I/O支持支持1.2V1

8、.8V。l 低功耗串行收發(fā)器低功耗串行收發(fā)器u高性能收發(fā)器最大能到達高性能收發(fā)器最大能到達12.5Gb/s（GTX）。）。u用于芯片用于芯片-芯片接口的低功耗模式優(yōu)化。芯片接口的低功耗模式優(yōu)化。u高級的預(yù)發(fā)送、后加重，以及接收器線性高級的預(yù)發(fā)送、后加重，以及接收器線性CTLE，以及判決反饋均衡，以及判決反饋均衡（Decision Feedback Equalization，DFE），包括用于額外余量的自適），包括用于額外余量的自適應(yīng)均衡。應(yīng)均衡。 可編程邏輯資源10l XADC（模擬（模擬-數(shù)字轉(zhuǎn)換器）數(shù)字轉(zhuǎn)換器）u雙雙12比特比特1Msps模擬模擬-數(shù)字轉(zhuǎn)換器（數(shù)字轉(zhuǎn)換器（ADC）。）。u最

9、大最大17個靈活和用戶可配置模擬輸入。個靈活和用戶可配置模擬輸入。u片上或者外部參考選擇。片上或者外部參考選擇。u片上溫度（片上溫度（4最大誤差）和供電（最大誤差）和供電（1%最大誤差）傳感器。最大誤差）傳感器。u連續(xù)連續(xù)JTAG訪問訪問ADC測量。測量。 可編程邏輯資源11 可編程邏輯資源功能主要包括：l CLBl 時鐘管理時鐘管理l BRAMl DSP Slicel 輸入輸入/輸出輸出l 串行收發(fā)器串行收發(fā)器l PCI-E模塊模塊l XADCl 配置配置可編程邏輯資源-可編程邏輯資源功能12 可編程邏輯資源-可編程邏輯資源功能CLB，Slice和和LUTl Zynq-7000內(nèi)的內(nèi)的LUT

10、可以配置為一個帶有可以配置為一個帶有1個輸出的個輸出的6輸入輸入LUT（64位位ROM）或者帶有獨立輸出和公共地址）或者帶有獨立輸出和公共地址/邏輯輸邏輯輸入的兩個入的兩個5輸入輸入LUT（32位位ROM）。）。l 每個每個LUT的輸出能選擇使用觸發(fā)器進行寄存。的輸出能選擇使用觸發(fā)器進行寄存。l 一個一個Slice由由4個這樣的個這樣的LUT、8個觸發(fā)器、多路復(fù)用器和算個觸發(fā)器、多路復(fù)用器和算術(shù)進位邏輯構(gòu)成。術(shù)進位邏輯構(gòu)成。l 兩個兩個Slice構(gòu)成一個構(gòu)成一個CLB。l 每個每個LUT的一個觸發(fā)器可以選擇配置為鎖存器。的一個觸發(fā)器可以選擇配置為鎖存器。13l 所有所有Slice中間中間25-

11、50%也使用也使用LUT作為分布式的作為分布式的64位位RAM或或者者32位移位寄存器（位移位寄存器（SRL32）或者兩個）或者兩個SRL16。l 現(xiàn)代綜合工具利用了這些高性能邏輯、算術(shù)和存儲器特性?，F(xiàn)代綜合工具利用了這些高性能邏輯、算術(shù)和存儲器特性。l Zynq-7000內(nèi)的內(nèi)的LUT可以配置為一個帶有可以配置為一個帶有1個輸出的個輸出的6輸入輸入LUT（64位位ROM）或者帶有獨立輸出和公共地址）或者帶有獨立輸出和公共地址/邏輯輸入邏輯輸入的兩個的兩個5輸入輸入LUT（32位位ROM）。）。l 每個每個LUT的輸出能使用觸發(fā)器進行寄存。一個的輸出能使用觸發(fā)器進行寄存。一個Slice由由4個

12、這個這樣的樣的LUT、8個觸發(fā)器、多路復(fù)用器和算術(shù)進位邏輯構(gòu)成。個觸發(fā)器、多路復(fù)用器和算術(shù)進位邏輯構(gòu)成。l 兩個兩個Slice構(gòu)成一個構(gòu)成一個CLB。每個。每個LUT的一個觸發(fā)器可以選擇配的一個觸發(fā)器可以選擇配置為鎖存器。置為鎖存器?？删幊踢壿嬞Y源-可編程邏輯資源功能14混合模式時鐘管理器和相位鎖相環(huán)混合模式時鐘管理器（Mixed-mode clock manager，MMCM）和相位鎖相環(huán)（Phase Lock Loop，PLL）共享很多特性?？删幊踢壿嬞Y源功能-時鐘管理l 它們都能作為一個頻率合成器，用于寬范圍的頻率和輸入它們都能作為一個頻率合成器，用于寬范圍的頻率和輸入時鐘的抖動過濾器。

13、時鐘的抖動過濾器。l 這些元件的中心是一個壓控振蕩器（這些元件的中心是一個壓控振蕩器（Voltage Controlled Oscillator，VCO），來自相位檢測器（），來自相位檢測器（PFD）的電壓送到）的電壓送到VCO，根據(jù)計算，升高或者降低，根據(jù)計算，升高或者降低VCO輸出頻率。輸出頻率。15l MMCM有三組可編程的頻率分頻器：有三組可編程的頻率分頻器：D，M和和O。u 預(yù)分頻器預(yù)分頻器D（通過配置或者之后通過動態(tài)配置端口（通過配置或者之后通過動態(tài)配置端口（Dynamic Configuration Port，DRP）編程），降低了輸入頻率。然后，將其）編程），降低了輸入頻率。然

14、后，將其送到傳統(tǒng)送到傳統(tǒng)PLL相位相位/頻率比較器的一個輸入。頻率比較器的一個輸入。u 反饋分頻器反饋分頻器M（通過配置或者之后通過（通過配置或者之后通過DRP編程），作為一個乘法編程），作為一個乘法器。這是由于在送到相位比較器的其它輸入之前，將器。這是由于在送到相位比較器的其它輸入之前，將VCO的輸出頻的輸出頻率進行分頻。必須合理地選擇率進行分頻。必須合理地選擇D和和M的值，以確保的值，以確保VCO工作在它指工作在它指定的頻率范圍內(nèi)。定的頻率范圍內(nèi)?？删幊踢壿嬞Y源功能-時鐘管理16l VCO有有8個等間距的輸出相位（個等間距的輸出相位（0，45 ，90 ，135 ，180 ，225 ，270

15、 和和315 ）。）。u 每個都可以被選擇驅(qū)動一個輸出分頻器（每個都可以被選擇驅(qū)動一個輸出分頻器（6個用于個用于PLL，O0-O5；7個個用于用于MMCM，O0-O6）。通過配置，可以對每一個進行編程實現(xiàn)）。通過配置，可以對每一個進行編程實現(xiàn)1-128內(nèi)的分頻。內(nèi)的分頻。l MMCM和和PLL有三個輸入抖動過濾選項：有三個輸入抖動過濾選項：u 低帶寬模式有最好的抖動衰減。低帶寬模式有最好的抖動衰減。u 高帶寬模式有最好的相位偏移。高帶寬模式有最好的相位偏移。u 優(yōu)化模式允許工具找到最好的設(shè)置。優(yōu)化模式允許工具找到最好的設(shè)置?？删幊踢壿嬞Y源功能-時鐘管理17 MMCM額外的可編程特性 MMCM在

16、反饋路徑（作為乘法器）或者輸出路徑上有一個小在反饋路徑（作為乘法器）或者輸出路徑上有一個小數(shù)計數(shù)器。小數(shù)計數(shù)器允許非整數(shù)的數(shù)計數(shù)器。小數(shù)計數(shù)器允許非整數(shù)的1/8遞增。因此，增加了合成遞增。因此，增加了合成頻率的能力。頻率的能力。 根據(jù)根據(jù)VCO的頻率，的頻率，MMCM也能提供較小增量的固定相位移動也能提供較小增量的固定相位移動或者動態(tài)相位移動。比如：在或者動態(tài)相位移動。比如：在1600MHz頻率下，相位移動的時序頻率下，相位移動的時序遞增是遞增是11.2ps?？删幊踢壿嬞Y源功能-時鐘管理18 時鐘分配 每個每個Zynq-7000 EPP器件提供了器件提供了6個不同類型的時鐘線（個不同類型的時鐘

17、線（BUFG，BUFR，BUFIO，BUFH，BUFMR和高性能時鐘），用來解決不和高性能時鐘），用來解決不同的時鐘要求。包括：高扇出、短傳播延遲和極低的抖動。同的時鐘要求。包括：高扇出、短傳播延遲和極低的抖動?？删幊踢壿嬞Y源功能-時鐘管理19全局時鐘線l 在在Zynq-7000 EPP器件中，器件中，32個全局時鐘線提供了最高的扇個全局時鐘線提供了最高的扇出。它能到達每個觸發(fā)器的時鐘、時鐘使能和置位出。它能到達每個觸發(fā)器的時鐘、時鐘使能和置位/復(fù)位，以復(fù)位，以及數(shù)量眾多的邏輯輸入。及數(shù)量眾多的邏輯輸入。l 在任何時鐘域內(nèi)，有在任何時鐘域內(nèi)，有12個全局時鐘線，可以通過水平時鐘緩個全局時鐘線，

18、可以通過水平時鐘緩沖區(qū)（沖區(qū)（BUFH）驅(qū)動?？梢詥为毷鼓埽?qū)動?？梢詥为毷鼓?禁止每個禁止每個BUFH，這樣，這樣允許關(guān)閉時鐘域內(nèi)的時鐘。因此，為時鐘域的功耗提供了更允許關(guān)閉時鐘域內(nèi)的時鐘。因此，為時鐘域的功耗提供了更好的顆粒度控制。好的顆粒度控制?？删幊踢壿嬞Y源功能-時鐘管理20l 全局時鐘線可以通過全局時鐘緩沖區(qū)驅(qū)動，該緩沖區(qū)能執(zhí)全局時鐘線可以通過全局時鐘緩沖區(qū)驅(qū)動，該緩沖區(qū)能執(zhí)行無毛刺的時鐘復(fù)用和時鐘使能功能。通常由行無毛刺的時鐘復(fù)用和時鐘使能功能。通常由CMT驅(qū)動全驅(qū)動全局時鐘，它能徹底的消除基本時鐘分配延遲。局時鐘，它能徹底的消除基本時鐘分配延遲?？删幊踢壿嬞Y源功能-時鐘管理21

19、區(qū)域時鐘 區(qū)域時鐘能驅(qū)動它所在區(qū)域內(nèi)的所有時鐘。區(qū)域時鐘能驅(qū)動它所在區(qū)域內(nèi)的所有時鐘。 注：一個區(qū)域定義為任何一個區(qū)域，這個區(qū)域有注：一個區(qū)域定義為任何一個區(qū)域，這個區(qū)域有50個個I/O，以，以及及50 個個CLB高及一半的器件寬度。高及一半的器件寬度。 Zynq-7000 EPP器件有器件有824個區(qū)域。在每個區(qū)域有個區(qū)域。在每個區(qū)域有4個區(qū)域時個區(qū)域時鐘跟蹤。每個區(qū)域時鐘緩沖區(qū)可以由鐘跟蹤。每個區(qū)域時鐘緩沖區(qū)可以由4個時鐘功能輸入引腳中的個時鐘功能輸入引腳中的一個驅(qū)動，可選擇從一個驅(qū)動，可選擇從1-8中的任何一個整數(shù)對該時鐘分頻。中的任何一個整數(shù)對該時鐘分頻?？删幊踢壿嬞Y源功能-時鐘管理2

20、2 I/O時鐘 I/O時鐘特別的快，用于一些時鐘特別的快，用于一些I/O邏輯和串行化器邏輯和串行化器/解串行化器解串行化器（SerDes）電路。）電路。 Zynq-7000全可編程平臺提供了來自全可編程平臺提供了來自MMCM到到I/O的直接連接。的直接連接。這些連接主要用于低抖動，高性能的接口。這些連接主要用于低抖動，高性能的接口?？删幊踢壿嬞Y源功能-時鐘管理23每個Zynq-7000有60465個雙端口BRAM，每個容量為36Kb。每個BRAM有兩個獨立的端口?？删幊踢壿嬞Y源功能-塊存儲器24同步操作 每個存儲器的讀或者寫訪問由時鐘控制。將所有的輸入、數(shù)據(jù)、每個存儲器的讀或者寫訪問由時鐘控制

21、。將所有的輸入、數(shù)據(jù)、地址、時鐘使能和寫使能進行寄存?？偸怯蓵r鐘驅(qū)動輸入地址。地址、時鐘使能和寫使能進行寄存?？偸怯蓵r鐘驅(qū)動輸入地址。 并且，一直保持數(shù)據(jù)，直到下一個操作。一個可選的輸出數(shù)據(jù)并且，一直保持數(shù)據(jù)，直到下一個操作。一個可選的輸出數(shù)據(jù)流水線寄存器，該寄存器通過一個額外時鐘周期的延遲，以允許流水線寄存器，該寄存器通過一個額外時鐘周期的延遲，以允許較高速的時鐘。較高速的時鐘。 在寫操作期間，數(shù)據(jù)的輸出為前面所保存的數(shù)據(jù)，或者是新寫在寫操作期間，數(shù)據(jù)的輸出為前面所保存的數(shù)據(jù)，或者是新寫入的數(shù)據(jù)，或者保持不變。入的數(shù)據(jù)，或者保持不變?？删幊踢壿嬞Y源功能-塊存儲器25 可編程數(shù)據(jù)寬度 每個端口

22、可以配置為每個端口可以配置為32K1、16K2、8K4、4K9（或（或者者8）、）、2K18（或者（或者16）、）、1K36（或者（或者32）、或者）、或者51272（或者（或者64）。兩個端口可以有不同的寬度，并且沒有任何限制。）。兩個端口可以有不同的寬度，并且沒有任何限制。 每個每個BRAM能分割為兩個完全獨立的能分割為兩個完全獨立的18Kb BRAM。每個。每個BRAM能配置成任何長寬比，范圍從能配置成任何長寬比，范圍從16K1到到51236。前面描述。前面描述的用于的用于36Kb的的BRAM的所有內(nèi)容也可以應(yīng)用到每個較小的的所有內(nèi)容也可以應(yīng)用到每個較小的18Kb BRAM?？删幊踢壿嬞Y

23、源功能-塊存儲器26 只有在簡單雙端口（Simple Dual-Port，SDP）模式下，數(shù)據(jù)寬度大于18比特（18Kb RAM）或者36比特（36Kb RAM）才能訪問。 在這種模式下，一個端口專門用于讀操作，另一個端口用于在這種模式下，一個端口專門用于讀操作，另一個端口用于寫操作。在寫操作。在SDP模式下，一側(cè)（讀或者寫）是可以變化的，而另模式下，一側(cè)（讀或者寫）是可以變化的，而另一側(cè)被固定為一側(cè)被固定為32/36位或者位或者64/72位。位?？删幊踢壿嬞Y源功能-塊存儲器27雙端口36Kb RAM的所有兩側(cè)，其寬度都是可變的。 可以將兩個相鄰的可以將兩個相鄰的36Kb BRAM配置為一個配

24、置為一個64Kx1雙端口雙端口RAM。并且，不需要任何額外的邏輯。并且，不需要任何額外的邏輯?？删幊踢壿嬞Y源功能-塊存儲器28 錯誤檢測和糾錯 每個每個64位寬度的位寬度的BRAM都能產(chǎn)生、保存和利用都能產(chǎn)生、保存和利用8個額外的海個額外的海明碼比特。并且，在讀操作過程中執(zhí)行單個比特為錯誤的糾錯和明碼比特。并且，在讀操作過程中執(zhí)行單個比特為錯誤的糾錯和兩個比特位的檢錯（兩個比特位的檢錯（ECC）。當(dāng)寫到外部）。當(dāng)寫到外部64-72位寬度的存儲器位寬度的存儲器或者從或者從64-72位外部存儲器讀時，也能使用位外部存儲器讀時，也能使用ECC邏輯。邏輯?？删幊踢壿嬞Y源功能-塊存儲器29 FIFO控制

25、器 內(nèi)建的內(nèi)建的FIFO控制器用于單時鐘（同步）或者雙時鐘（異步控制器用于單時鐘（同步）或者雙時鐘（異步或者多率）操作，遞增內(nèi)部的地址和提供或者多率）操作，遞增內(nèi)部的地址和提供4個握手信號。這些握個握手信號。這些握手信號線包括：手信號線包括：l 滿標(biāo)志、空標(biāo)志、幾乎滿標(biāo)志和幾乎空標(biāo)志。可以自由滿標(biāo)志、空標(biāo)志、幾乎滿標(biāo)志和幾乎空標(biāo)志?？梢宰杂傻鼐幊處缀鯘M和幾乎空標(biāo)志。地編程幾乎滿和幾乎空標(biāo)志。 類似于類似于BRAM，也可以對，也可以對FIFO寬度和深度編程。但是，寫寬度和深度編程。但是，寫端口和讀端口的寬度總是相同。端口和讀端口的寬度總是相同?？删幊踢壿嬞Y源功能-塊存儲器30首字跌落（First

26、 Word Fall-Through，F(xiàn)WFT）模式 即第一個寫入的數(shù)據(jù)出現(xiàn)在數(shù)據(jù)輸出端（甚至在讀操作前）。即第一個寫入的數(shù)據(jù)出現(xiàn)在數(shù)據(jù)輸出端（甚至在讀操作前）。當(dāng)讀取第一個字后，這個模式和標(biāo)準(zhǔn)的模式就沒有差別了。當(dāng)讀取第一個字后，這個模式和標(biāo)準(zhǔn)的模式就沒有差別了?？删幊踢壿嬞Y源功能-塊存儲器31DSP應(yīng)用使用大量的二進制乘法器和累加器，可以在專用的DSP切片內(nèi)最好地實現(xiàn)。l 所有所有Zynq-7000器件都有很多專用的、全定制的、低功耗器件都有很多專用的、全定制的、低功耗的的DSP切片，將小尺寸和高速結(jié)合在一起，同時保持了系切片，將小尺寸和高速結(jié)合在一起，同時保持了系統(tǒng)設(shè)計的靈活性。統(tǒng)設(shè)計的

27、靈活性。l 每個每個DSP切片由一個專用的切片由一個專用的2516比特的二進制補碼乘法比特的二進制補碼乘法器和一個器和一個48比特的累加器組成。它們的最高工作頻率為比特的累加器組成。它們的最高工作頻率為741MHz?？梢詣討B(tài)地旁路掉乘法器?？梢詣討B(tài)地旁路掉乘法器?？删幊踢壿嬞Y源功能-數(shù)字信號處理DSP slice32l 兩個兩個48位的輸入能送到一個單指令多數(shù)據(jù)流（位的輸入能送到一個單指令多數(shù)據(jù)流（Single Instruction Multiple Data，SIMD）算術(shù)單元（雙）算術(shù)單元（雙24位加位加/減減/累加或者四累加或者四12位加位加/減減/累加），或者一個邏輯單元。它可以累加

28、），或者一個邏輯單元。它可以產(chǎn)生基于兩個操作數(shù)的十個不同邏輯功能的任何一個。產(chǎn)生基于兩個操作數(shù)的十個不同邏輯功能的任何一個?？删幊踢壿嬞Y源功能-數(shù)字信號處理DSP slice33輸入/輸出的一些特別之處包括：l 高性能的高性能的SelectIO技術(shù)，支持技術(shù)，支持1866Mb/s的的DDR3。l 封裝內(nèi)高頻去耦合電容，擴展了信號完整性。封裝內(nèi)高頻去耦合電容，擴展了信號完整性。l 數(shù)字控制阻抗，能三態(tài)用于最低功耗，高速數(shù)字控制阻抗，能三態(tài)用于最低功耗，高速I/O操作。操作?？删幊踢壿嬞Y源功能-輸入/輸出34根據(jù)器件和封裝的大小，I/O引腳的個數(shù)有所不同。每個I/O是可配置的，并且兼容大量的I/O

29、標(biāo)準(zhǔn)。 除了一些供電引腳和少量的專用配置引腳外，所有其它除了一些供電引腳和少量的專用配置引腳外，所有其它PL引引腳都有相同的腳都有相同的I/O能力，它只受限于某些分組規(guī)則。能力，它只受限于某些分組規(guī)則。 Zynq-7000 全可編程平臺內(nèi)的全可編程平臺內(nèi)的SelectIO資源分成寬范圍資源分成寬范圍HR或或者高性能者高性能HP。HR I/O提供了最寬泛的供電支持，范圍從提供了最寬泛的供電支持，范圍從1.2V3.3V。將將HP I/O進行優(yōu)化，用于最高性能的操作。其電壓操作范圍從進行優(yōu)化，用于最高性能的操作。其電壓操作范圍從1.2V1.8V?？删幊踢壿嬞Y源功能-輸入/輸出35所有I/O以分組構(gòu)成

30、，每個組有50個I/O 每個組有一個公共的每個組有一個公共的VCCO輸出供電，它也給某些輸入緩沖輸出供電，它也給某些輸入緩沖區(qū)供電。區(qū)供電。 一些單端輸入緩沖區(qū)要求一個內(nèi)部或者外部應(yīng)用的參考電一些單端輸入緩沖區(qū)要求一個內(nèi)部或者外部應(yīng)用的參考電壓（壓（VREF）。）。 每組有兩個每組有兩個VREF引腳（除了配置組引腳（除了配置組0）。一個組只有一個）。一個組只有一個VREF電壓值。電壓值?？删幊踢壿嬞Y源功能-輸入/輸出36全可編程平臺ZYNQ-7000有不同的封裝類型，以適應(yīng)用戶的需要。l 小尺寸焊線封裝用于最低成本；小尺寸焊線封裝用于最低成本；l 通常，高性能倒裝封裝和無蓋倒裝封裝，用于在高性

31、能和小通常，高性能倒裝封裝和無蓋倒裝封裝，用于在高性能和小尺寸封裝之間進行權(quán)衡。尺寸封裝之間進行權(quán)衡。l 在倒裝封裝中，使用高性能的倒裝處理，硅片附加在基底上。在倒裝封裝中，使用高性能的倒裝處理，硅片附加在基底上。l 被控的等效串聯(lián)電阻被控的等效串聯(lián)電阻ESR和分散的去耦合電容放置在封裝基和分散的去耦合電容放置在封裝基底上，用在同時切換輸出的條件下，對信號完整性進行優(yōu)化。底上，用在同時切換輸出的條件下，對信號完整性進行優(yōu)化?？删幊踢壿嬞Y源功能-輸入/輸出37 可編程邏輯資源功能-輸入/輸出I/O電特性l 單端輸出使用傳統(tǒng)的上拉單端輸出使用傳統(tǒng)的上拉/下拉輸出結(jié)構(gòu)，驅(qū)動高可以達到下拉輸出結(jié)構(gòu)，驅(qū)

32、動高可以達到Vcco，驅(qū)動低可以達到地，輸出也能進入高阻狀態(tài)。，驅(qū)動低可以達到地，輸出也能進入高阻狀態(tài)。l 系統(tǒng)設(shè)計者能指定抖動率和輸出強度。輸入總是活動的，但系統(tǒng)設(shè)計者能指定抖動率和輸出強度。輸入總是活動的，但是當(dāng)輸出是活動時，通常忽略輸入。是當(dāng)輸出是活動時，通常忽略輸入。l 每個引腳有可選的弱上拉或者弱下拉電阻。每個引腳有可選的弱上拉或者弱下拉電阻。38l 可以將大多數(shù)信號引腳對配置成差分輸入對或者輸出對?？梢詫⒋蠖鄶?shù)信號引腳對配置成差分輸入對或者輸出對。u差分輸入對可以選擇使用差分輸入對可以選擇使用100的內(nèi)部電阻進行端接。的內(nèi)部電阻進行端接。u所有的所有的Zynq-7000 EPP器件

33、支持器件支持LVDS外的差分標(biāo)準(zhǔn)：外的差分標(biāo)準(zhǔn)： HT RSDS BLVDS 差分差分SSTL 差分差分HSTL可編程邏輯資源功能-輸入/輸出39 每個I/O支持存儲器I/O標(biāo)準(zhǔn) 比如：單端和差分比如：單端和差分HSTL，以及單端，以及單端SSTL和差分和差分SSTL。 SSTL I/O標(biāo)準(zhǔn)支持用于標(biāo)準(zhǔn)支持用于DDR3接口應(yīng)用，其數(shù)據(jù)率最高可以達接口應(yīng)用，其數(shù)據(jù)率最高可以達到到1866Mb/s?？删幊踢壿嬞Y源功能-輸入/輸出40 三態(tài)控制的阻抗能控制輸出驅(qū)動阻抗(串行端接)或者能提供到Vcco的輸入信號的并行端接，或者分割（戴維寧）端接到Vcco/2。l 這允許使用這允許使用T_DCI，使得不

34、需要為信號提供片外端接。，使得不需要為信號提供片外端接。l 此外，還節(jié)省了板子的空間。此外，還節(jié)省了板子的空間。l 當(dāng)當(dāng)I/O處于輸出模式或者三態(tài)時，自動關(guān)閉端接。處于輸出模式或者三態(tài)時，自動關(guān)閉端接。 這種方法與片外端接相比，顯著地降低了相當(dāng)?shù)墓?。這種方法與片外端接相比，顯著地降低了相當(dāng)?shù)墓?。I/O也也有低功耗模式，可用于有低功耗模式，可用于IBUF和和IDELAY。用于進一步降低功耗，。用于進一步降低功耗，特別是用來實現(xiàn)和存儲器的接口。特別是用來實現(xiàn)和存儲器的接口?？删幊踢壿嬞Y源功能-輸入/輸出41可編程邏輯資源功能-輸入/輸出I/O邏輯l 輸入輸入/輸出延遲輸出延遲u 所有的輸入和輸

35、出都可以配置成組合或者寄存。所有的輸入和輸出都可以配置成組合或者寄存。u 所有的輸入和輸出都支持雙數(shù)據(jù)率所有的輸入和輸出都支持雙數(shù)據(jù)率DDR。u 任何輸入和一些輸出都可以獨自配置成最多任何輸入和一些輸出都可以獨自配置成最多78ps或者或者52ps的的32個增量。個增量。u 這些延遲由這些延遲由IDELAY和和ODELAY實現(xiàn)。延遲步長的數(shù)目由配置設(shè)置，實現(xiàn)。延遲步長的數(shù)目由配置設(shè)置，也可以在使用的時候遞增或者遞減。也可以在使用的時候遞增或者遞減。 ODELAY只能用于只能用于HP Select I/O，它不能用于，它不能用于HR Select I/O。這。這就意味著它只能用于就意味著它只能用于

36、Z-7030或者或者Z-7045器件。器件。42 l ISERDES和和OSERDESu 很多應(yīng)用結(jié)合了高速、串行位很多應(yīng)用結(jié)合了高速、串行位I/O和器件內(nèi)的低速并行操作。這要求和器件內(nèi)的低速并行操作。這要求在在I/O結(jié)構(gòu)內(nèi)有一個串行化（并行結(jié)構(gòu)內(nèi)有一個串行化（并行-串行轉(zhuǎn)換）或者解串行化器（串行串行轉(zhuǎn)換）或者解串行化器（串行-并行轉(zhuǎn)換）。并行轉(zhuǎn)換）。u 每個每個I/O引腳擁有一個引腳擁有一個8位的位的IOSERDES（ISERDES和和OSERDES）能）能執(zhí)行行執(zhí)行行-并行或者并行并行或者并行-串行轉(zhuǎn)換（可編程串行轉(zhuǎn)換（可編程2，3，4，5，6，7或者或者8比比特寬度）。通過級聯(lián)兩個來自相

37、鄰引腳（默認為差分引腳）的特寬度）。通過級聯(lián)兩個來自相鄰引腳（默認為差分引腳）的IOSERDES，可以支持，可以支持10和和14位較寬寬度的轉(zhuǎn)換。位較寬寬度的轉(zhuǎn)換。u ISERDES有一個特殊的過采樣模式，可以實現(xiàn)對異步數(shù)據(jù)地恢復(fù)。有一個特殊的過采樣模式，可以實現(xiàn)對異步數(shù)據(jù)地恢復(fù)。比如，它可以用于基于比如，它可以用于基于SGMII接口的接口的1.25Gb/s LVDS的應(yīng)用。的應(yīng)用?？删幊踢壿嬞Y源功能-輸入/輸出43l 在同一個在同一個PCB的的IC之間，背板間或者長距離之間到光纖模之間，背板間或者長距離之間到光纖模塊的超快速穿行數(shù)據(jù)傳輸，變得日益流行和重要，這使得塊的超快速穿行數(shù)據(jù)傳輸，變得

38、日益流行和重要，這使得客戶線卡可以擴展到客戶線卡可以擴展到200Gb/s。u 它要求特殊的專用片上電路和差分它要求特殊的專用片上電路和差分I/O能應(yīng)付這些高數(shù)據(jù)速率帶來的能應(yīng)付這些高數(shù)據(jù)速率帶來的信號完整性問題。信號完整性問題?？删幊踢壿嬞Y源功能-輸入/輸出44 Zynq-7000 EPP器件收發(fā)器數(shù)量范圍從0-16。每個串行收發(fā)器是發(fā)送器和接收器的組合。l 不同的不同的Zynq-7000串行收發(fā)器能使用環(huán)形振蕩器和串行收發(fā)器能使用環(huán)形振蕩器和LC諧振的組諧振的組合，允許靈活性和性能完美的結(jié)合。同時，使能貫穿所有器件合，允許靈活性和性能完美的結(jié)合。同時，使能貫穿所有器件的的IP移植。使用基于移

39、植。使用基于PL邏輯的過采樣實現(xiàn)較低的數(shù)據(jù)率。邏輯的過采樣實現(xiàn)較低的數(shù)據(jù)率。l 串行發(fā)送器和接收器有獨立的電路，它使用了高級的串行發(fā)送器和接收器有獨立的電路，它使用了高級的PLL結(jié)構(gòu)，結(jié)構(gòu)，通過通過425之間某些可編程的數(shù)，實現(xiàn)對參考時鐘輸入的相乘。之間某些可編程的數(shù)，實現(xiàn)對參考時鐘輸入的相乘。這樣，就變成了比特串行數(shù)據(jù)時鐘。每個收發(fā)器有大量用戶可這樣，就變成了比特串行數(shù)據(jù)時鐘。每個收發(fā)器有大量用戶可定義的特性和參數(shù)?？梢栽谄骷渲闷陂g，定義這些參數(shù)。它定義的特性和參數(shù)?？梢栽谄骷渲闷陂g，定義這些參數(shù)。它們中的很多參數(shù)都可以在操作的過程中進行修改。們中的很多參數(shù)都可以在操作的過程中進行修改。

40、可編程邏輯資源功能-低功耗串行收發(fā)器45發(fā)送器 發(fā)送器是基本的并行到串行的轉(zhuǎn)換器，其轉(zhuǎn)換率為發(fā)送器是基本的并行到串行的轉(zhuǎn)換器，其轉(zhuǎn)換率為16，20，32，40，64或者或者80。這允許設(shè)計者在高性能設(shè)計中，為時序余量。這允許設(shè)計者在高性能設(shè)計中，為時序余量權(quán)衡數(shù)據(jù)通道的寬度。權(quán)衡數(shù)據(jù)通道的寬度。 這些發(fā)送器的輸出，通過用單通道的差分輸出信號驅(qū)動這些發(fā)送器的輸出，通過用單通道的差分輸出信號驅(qū)動PC板。板?？删幊踢壿嬞Y源功能-低功耗串行收發(fā)器46lTXOUTCLK是一個合理的分頻的串行數(shù)據(jù)時鐘，可以直接用于是一個合理的分頻的串行數(shù)據(jù)時鐘，可以直接用于對來自內(nèi)部邏輯的并行數(shù)據(jù)地寄存。對來自內(nèi)部邏輯的

41、并行數(shù)據(jù)地寄存。l傳入的并行數(shù)據(jù)送到一個可選的傳入的并行數(shù)據(jù)送到一個可選的FIFO中，它有一個額外的硬件中，它有一個額外的硬件支持。它使用支持。它使用8B/10B、64B/66B，或者，或者64B/67B編碼方案，以提編碼方案，以提供足夠數(shù)量的過渡。供足夠數(shù)量的過渡。l比特串行輸出信號驅(qū)動帶有差分信號的兩個封裝引腳。這個輸比特串行輸出信號驅(qū)動帶有差分信號的兩個封裝引腳。這個輸出信號對，通過可編程的信號擺動和可編程的預(yù)加重和加重后，出信號對，通過可編程的信號擺動和可編程的預(yù)加重和加重后，用于補償用于補償PC板的失真和其他互聯(lián)特性。板的失真和其他互聯(lián)特性。l對于較短的通道，可以減少信號擺動來降低功

42、耗。對于較短的通道，可以減少信號擺動來降低功耗?？删幊踢壿嬞Y源功能-低功耗串行收發(fā)器47 接收器 接收器是一個基本的串行到并行的轉(zhuǎn)換器，將到來的比特串接收器是一個基本的串行到并行的轉(zhuǎn)換器，將到來的比特串行差分信號改成并行的字流，每個字為行差分信號改成并行的字流，每個字為16、20、32、40、64或者或者80個比特位。個比特位。 這允許設(shè)計者在內(nèi)部數(shù)據(jù)通道寬度和邏輯時序余量進行權(quán)衡。這允許設(shè)計者在內(nèi)部數(shù)據(jù)通道寬度和邏輯時序余量進行權(quán)衡?？删幊踢壿嬞Y源功能-低功耗串行收發(fā)器48 l 接收器收到差分數(shù)據(jù)流，通過可編程的線型和判決反饋均衡器接收器收到差分數(shù)據(jù)流，通過可編程的線型和判決反饋均衡器（補償

43、（補償PC板和其它互連特性），使用參考時鐘輸入初始化時鐘板和其它互連特性），使用參考時鐘輸入初始化時鐘識別。因此，這里沒有必要有一個單獨的時鐘線。識別。因此，這里沒有必要有一個單獨的時鐘線。l 數(shù)據(jù)符號使用非歸零數(shù)據(jù)符號使用非歸零NRZ編碼和可選擇的有保證的充分的數(shù)據(jù)過編碼和可選擇的有保證的充分的數(shù)據(jù)過渡（通過使用所選擇的編碼規(guī)則）。渡（通過使用所選擇的編碼規(guī)則）。l 使用使用RXUSRCLK時鐘，將并行數(shù)據(jù)發(fā)送到時鐘，將并行數(shù)據(jù)發(fā)送到PL。l 對于較短的通道，收發(fā)器提供了一個特殊低功耗模式（對于較短的通道，收發(fā)器提供了一個特殊低功耗模式（LPM），），用于進一步降低功耗。用于進一步降低功耗。

44、可編程邏輯資源功能-低功耗串行收發(fā)器49可編程邏輯資源功能-低功耗串行收發(fā)器 帶外信號 收發(fā)器提供帶外信號收發(fā)器提供帶外信號OOB，經(jīng)常用于從發(fā)送器發(fā)送低速信號，經(jīng)常用于從發(fā)送器發(fā)送低速信號到接收器，而高速串行數(shù)據(jù)發(fā)送并沒有活動。當(dāng)連接是一個斷電到接收器，而高速串行數(shù)據(jù)發(fā)送并沒有活動。當(dāng)連接是一個斷電狀態(tài)或者沒有初始化時，經(jīng)常這樣。這有利于狀態(tài)或者沒有初始化時，經(jīng)常這樣。這有利于PCI-E和和SATA/SAS應(yīng)用應(yīng)用 .50所有的Zynq-7000 EPP器件帶有收發(fā)器，包含一個集成的用于PCI-E技術(shù)的模塊。l PCI-E模塊可以配置成端點或者根端口，其兼容模塊可以配置成端點或者根端口，其兼

45、容PCI-E基本規(guī)范基本規(guī)范2.1版本。版本。l 根端口能用于建立根聯(lián)合體的基礎(chǔ)，以允許在兩個根端口能用于建立根聯(lián)合體的基礎(chǔ)，以允許在兩個Zynq-7000 EPP器件和其它器件之間，通過器件和其它器件之間，通過PCI-E協(xié)議進行定制的通信，以協(xié)議進行定制的通信，以及添加到及添加到ASSP的端點設(shè)備。比如：以太網(wǎng)控制器或者到的端點設(shè)備。比如：以太網(wǎng)控制器或者到Zynq-7000器件的光纖通道器件的光纖通道HBA?？删幊踢壿嬞Y源-PCI-E模塊51l 它可以在它可以在2.5Gb/s和和5.0Gb/s數(shù)據(jù)率下，提供數(shù)據(jù)率下，提供1，2，4或者或者8個通道。個通道。l 對于高性能應(yīng)用，模塊的高級緩沖

46、技術(shù)提供了靈活的最大有效對于高性能應(yīng)用，模塊的高級緩沖技術(shù)提供了靈活的最大有效載荷。其最大的有效載荷的大小為載荷。其最大的有效載荷的大小為1024字節(jié)。字節(jié)。l 與集成高速收發(fā)器連接的集成模塊接口用于串行連接；與與集成高速收發(fā)器連接的集成模塊接口用于串行連接；與BRAM的模塊接口連接用于數(shù)據(jù)緩沖。這些元素，用于實現(xiàn)的模塊接口連接用于數(shù)據(jù)緩沖。這些元素，用于實現(xiàn)PCI-E協(xié)議的物理層、數(shù)據(jù)鏈路層和交易層。協(xié)議的物理層、數(shù)據(jù)鏈路層和交易層?？删幊踢壿嬞Y源-PCI-E模塊52Xilinx提供了一個輕量級，可配置的，容易使用的LogiCORE IP封裝。l 它可以將各種模塊（用于它可以將各種模塊（用于

47、PCI-E的集成模塊、收發(fā)器、的集成模塊、收發(fā)器、BRAM和時鐘資源）捆綁到一起，用于端點或者根端口的解決方案。和時鐘資源）捆綁到一起，用于端點或者根端口的解決方案。l 系統(tǒng)設(shè)計者可以控制很多可配置的參數(shù)：通道寬度、最大有效系統(tǒng)設(shè)計者可以控制很多可配置的參數(shù)：通道寬度、最大有效載荷的大小、可編程邏輯接口的速度、參考時鐘頻率和及地址載荷的大小、可編程邏輯接口的速度、參考時鐘頻率和及地址寄存器解碼和過濾。寄存器解碼和過濾。l Xilinx提供了提供了AXI4存儲器封裝，用于集成的模塊。存儲器封裝，用于集成的模塊。AXI4用于用于Xilinx的的XPS/EDK設(shè)計流程和基于設(shè)計流程和基于Cortex-A9處理器的設(shè)計。處理器的設(shè)計?？删幊踢壿嬞Y源-PCI-E模塊53所有的全可編程Zynq-7000 EPP器件集成了一個新的靈活的模擬接口，稱為XADC。l 當(dāng)與當(dāng)與Zynq-7000器件內(nèi)的可編程邏輯結(jié)合時，器件內(nèi)的可編程邏輯結(jié)合時，XADC能解決板級能解決板級的數(shù)據(jù)捕獲和監(jiān)視要求。的數(shù)據(jù)捕獲和監(jiān)視要求。這個將模擬和可編程邏輯結(jié)合在一起的技術(shù)，稱為靈活混合信號?？删幊踢壿嬞Y源-XADC(模擬-數(shù)字轉(zhuǎn)換器）54XADC包含：l 兩個兩個12位位1M SPS的的ADC。l 分別帶有跟蹤和保持放大器。分別帶有跟蹤和保持放大器。l 片上模