基于Nios_II的電流電壓表設(shè)計(jì)

1、基于Nios_II的電流/電壓表設(shè)計(jì)引言數(shù)字電壓表在1952年由美國(guó)NLS公司首次創(chuàng)造，它剛開始是4位，50多年來，數(shù)字電壓表有了不斷的進(jìn)步和提高。數(shù)字電壓表是從電位差計(jì)的自動(dòng)化過程中研制成功的。開始是4位數(shù)碼顯示，然后是5位、6位顯示，而現(xiàn)在發(fā)展到7位、8位數(shù)碼顯示；從最初的一兩種類型發(fā)展到原理不同的幾十種類型；從最早的采用繼電器、電子管發(fā)展到全晶體管、集成電路、微處理器化；從一臺(tái)儀器只能測(cè)1-2種參數(shù)到能測(cè)幾十種參數(shù)的多用型；顯示器件也從輝光數(shù)碼管發(fā)展到等離子體管、發(fā)光二極管、液晶顯示器等。數(shù)字電壓表的體積和功耗越來越小，重量不斷變輕，價(jià)格也逐步下降，可靠性越來越高，量程范圍也逐步擴(kuò)大。本

2、題目所設(shè)計(jì)的電壓、電流表是利用模擬/數(shù)字交換器（A/D）原理，以十進(jìn)制數(shù)字形式顯示被測(cè)電壓值、電流值的儀表。其以Nios II處理器為核心，用A/D轉(zhuǎn)換芯片采樣電壓、電流值，加以相應(yīng)的軟件程序控制整個(gè)系統(tǒng)的運(yùn)行，與傳統(tǒng)的ASIC電壓表相比，靈活性和可擴(kuò)展性得到了明顯的提高，功能和實(shí)用性也得到了很大的改善。本設(shè)計(jì)預(yù)期實(shí)現(xiàn)測(cè)量電壓變化范圍：025V，電流變化范圍：01500mA。其靈活，方便的設(shè)計(jì)將給實(shí)驗(yàn)、教學(xué)等帶來更大的便利。10基于Nios_II的電流/電壓表設(shè)計(jì)1 系統(tǒng)設(shè)計(jì)原理本設(shè)計(jì)利用AD7822作為電壓、電流采樣端口，帶有nios II處理器的FPGA作為系統(tǒng)的核心器件，用LED數(shù)碼管進(jìn)

3、行數(shù)碼的顯示。其系統(tǒng)原理圖如圖1所示。Avalon總線LED數(shù)碼管被采樣電壓電流值 調(diào)理電路SPI串口AD7822 NiosII 處理器圖1 系統(tǒng)原理圖調(diào)理電路由電壓、電流衰減電路和電流-電壓轉(zhuǎn)換電路組成。Nios II處理器采用的是Altera公司的cyclone芯片控制整個(gè)設(shè)計(jì)的運(yùn)行，包括AD7822A/D轉(zhuǎn)換的啟動(dòng)、地址鎖存、輸入通道選擇、數(shù)據(jù)讀取等。同時(shí)，把讀取的8位二進(jìn)制數(shù)據(jù)轉(zhuǎn)換成便于輸出的3位十進(jìn)制BCD碼送給數(shù)碼管，以顯示當(dāng)前測(cè)量電壓、電流值。2 硬件系統(tǒng)設(shè)計(jì)2.1 硬件系統(tǒng)的配置2.1.1 概述SPI(串行外設(shè)接口)接口總線系統(tǒng)是一種同步串行外設(shè)接口，它可以使MCU與各種外圍設(shè)

4、備以串行方式進(jìn)行通信以交換信息。SPI的通信原理很簡(jiǎn)單，它以主從方式工作，這種模式通常有一個(gè)主設(shè)備和一個(gè)或多個(gè)從設(shè)備，需要至少4根線，事實(shí)上3根也可以（用于單向傳輸時(shí)，也就是半雙工方式）。也是所有基于SPI的設(shè)備共有的，它們是SDI（數(shù)據(jù)輸入），SDO（數(shù)據(jù)輸出），SCK（時(shí)鐘），CS（片選）。（1）SDO 主設(shè)備數(shù)據(jù)輸出，從設(shè)備數(shù)據(jù)輸入（2）SDI 主設(shè)備數(shù)據(jù)輸入，從設(shè)備數(shù)據(jù)輸出（3）SCLK 時(shí)鐘信號(hào)，由主設(shè)備產(chǎn)生（4）CS 從設(shè)備使能信號(hào)，由主設(shè)備控制其中CS是控制芯片是否被選中的，也就是說只有片選信號(hào)為預(yù)先規(guī)定的使能信號(hào)時(shí)（高電位或低電位），對(duì)此芯片的操作才有效。這就允許在同一總線上連

5、接多個(gè)SPI設(shè)備成為可能。Nios系統(tǒng)的所有外設(shè)都是通過Avalon總線與Nios CPU相接的，Avalon總線是一種協(xié)議較為簡(jiǎn)單的片內(nèi)總線，Nios通過Avalon總線與外界進(jìn)行數(shù)據(jù)交換。Avalon總線的特點(diǎn)有： 所有外設(shè)的接口與Avalon總線時(shí)鐘同步，不需要復(fù)雜的握手/應(yīng)答機(jī)制。這樣就簡(jiǎn)化了Avalon總 線的時(shí)序行為，而且便于集成高速外設(shè)。Avalon總線以及整個(gè)系統(tǒng)的性能可以采用標(biāo)準(zhǔn)的同步時(shí)序分析技術(shù)來評(píng)估。 所有的信號(hào)都是高電平或低電平有效，便于信號(hào)在總線中高速傳輸。在Avalon總線中，由數(shù)據(jù)選擇器(而不是三態(tài)緩沖器)決定哪個(gè)信號(hào)驅(qū)動(dòng)哪個(gè)外設(shè)。因此外設(shè)即使在未被選中時(shí)也不需要

6、將輸出置為高阻態(tài)。 為了方便外設(shè)的設(shè)計(jì)，地址、數(shù)據(jù)和控制信號(hào)使用分離的、專用的端口。外設(shè)不需要識(shí)別地址總線周期和數(shù)據(jù)總線周期，也不需要在未被選中時(shí)使輸出無效。分離的地址、數(shù)據(jù)和控制通道還簡(jiǎn)化了與片上用戶自定義邏輯的連接 。選用本款A(yù)ltera 器件來進(jìn)行設(shè)計(jì)的原因CycloneII是Altera公司推出的第二代產(chǎn)品，速度較快，邏輯資源豐富，是性價(jià)比很高的FPGA器件之一。DE1開發(fā)板所采用的EP2C20器件，片上資源豐富，包括兩個(gè)CPU軟核，以及大量的IP核，如flash控制器、SDRAM及其控制器，PLL等這正符合了我們系統(tǒng)的需求。ALTERA DE1開發(fā)板，資源非常豐富，包括VGA、音頻、

7、UART和豐富的GPIO，符合本系統(tǒng)的需求。開發(fā)軟件采用QuartusII7.2和NiosII IDE7.2簡(jiǎn)單易用，SOPC Builder是集成在QuartusII內(nèi)部的SOPC系統(tǒng)級(jí)開發(fā)工具，利用它可方便的構(gòu)建一個(gè)SOPC系統(tǒng)。所帶的EDA工具具有豐富的調(diào)試資源，如綜合器，仿真器和時(shí)序器。3 電流轉(zhuǎn)換電壓電路 電流表的設(shè)計(jì)中因?yàn)椴杉降碾娏魇呛艿偷碾娏?，需要放大為電壓信?hào)方便采集，所以采取用運(yùn)放的I/U電路。如圖3-3-2所示為電流-電壓轉(zhuǎn)換電路。圖3-3-2 電流轉(zhuǎn)換電壓電路在理想運(yùn)放條件下，輸入電阻Ri=0，因而iF=iS，故輸出電壓Rs比Ri大得愈多，轉(zhuǎn)換精度愈高。4軟件系統(tǒng)設(shè)計(jì)4

8、.1 A/D采樣模塊通過對(duì)系統(tǒng)需求進(jìn)行分析，此模塊的功能設(shè)計(jì)可分為數(shù)據(jù)采集控制邏輯、數(shù)據(jù)接口、數(shù)據(jù)處理邏輯三部分，其整體功能框架如圖4-2所示。圖4-1 A/D采樣模塊功能框架功能描述： 數(shù)據(jù)采集控制邏輯：產(chǎn)生A/D 轉(zhuǎn)換需要的控制信號(hào)。 數(shù)據(jù)接口：提供一個(gè)外部A/D 采集的數(shù)據(jù)流向AVALON 總線的數(shù)據(jù)通道，主要是完成速度匹配，接口時(shí)序轉(zhuǎn)換。 數(shù)據(jù)處理單元：此部分主要是提供一些附加功能，如：檢測(cè)外部信號(hào)或內(nèi)部其它單元的工作狀態(tài)，進(jìn)行簡(jiǎn)單信息處理。4.2數(shù)據(jù)采集控制邏輯A/D轉(zhuǎn)換由AD7822完成，需要Nios II處理器對(duì)其進(jìn)行控制，由AD7822的時(shí)序（見圖3.1.1.2）可以知道，轉(zhuǎn)換

9、過程由啟動(dòng)信號(hào)CONVST（低有效）啟動(dòng)，當(dāng)片選信號(hào)CS和讀信號(hào)RD均為低時(shí)，進(jìn)行A/D轉(zhuǎn)換，轉(zhuǎn)換完成后，輸出EOC（低有效）信號(hào)，此時(shí)可以讀取數(shù)據(jù)DB0-DB7，之后可以進(jìn)入下一個(gè)轉(zhuǎn)換周期。該控制模塊用C語言實(shí)現(xiàn)。4.2.1 AD7822接口代碼在這一部分，主要存在的問題是：相對(duì)于AVALON 總線信號(hào)來說，A/D 采樣的速率非常低，而且，AVALON 總線的接口信號(hào)和ADC0804 數(shù)據(jù)輸出的接口信號(hào)時(shí)序不一致。因此，要實(shí)現(xiàn)滿足要求的數(shù)據(jù)通道，要做到兩點(diǎn)，數(shù)據(jù)緩沖，實(shí)現(xiàn)速率匹配。信號(hào)隔離，實(shí)現(xiàn)接口時(shí)序的轉(zhuǎn)換。AD7822芯片與FPGA的邏輯關(guān)系如圖3.2.2所示，各端口定義如下:input

10、 7:0 data;input reset,clk,eoc;input convst;output cs,rd; reg cs,rd;parameter a=2'b00;parameter b=2'b01;parameter c=2'b10;4.2.2數(shù)據(jù)處理單元在這一部分，設(shè)計(jì)中實(shí)現(xiàn)了外部數(shù)據(jù)的異常檢測(cè)，即、當(dāng)外部的數(shù)據(jù)超過預(yù)設(shè)的范圍時(shí)，數(shù)據(jù)處理模塊會(huì)向處理器輸出中斷信號(hào)，通知處理器進(jìn)行處理。由于此部分在實(shí)現(xiàn)時(shí)沒有時(shí)序上的嚴(yán)格要求，只須完成功能需求即可，其難易與其實(shí)現(xiàn)的功能相關(guān)，就本例實(shí)現(xiàn)的功能而言，邏輯描述比較簡(jiǎn)單。4.2.3 仿真結(jié)果AD7822接口代碼仿真結(jié)果：

11、圖4-2 AD7822接口代碼仿真結(jié)果A/D 采樣控制所采數(shù)據(jù)的仿真結(jié)果：圖4-3 A/D 采樣控制所采數(shù)據(jù)的仿真結(jié)果5.系統(tǒng)軟件流程圖本設(shè)計(jì)的軟件流程圖如圖4-4所示。系統(tǒng)開始后，進(jìn)行初始化設(shè)置，接著A/D轉(zhuǎn)換芯片對(duì)信號(hào)進(jìn)行采樣和A/D轉(zhuǎn)換，程序控制讀取數(shù)據(jù)并進(jìn)行相應(yīng)處理后將數(shù)據(jù)送入數(shù)碼管進(jìn)行顯示，然后整個(gè)軟件程序結(jié)束。結(jié)束顯示讀取數(shù)據(jù)A/D轉(zhuǎn)換采樣保持初始化開始圖5軟件流程圖結(jié)論本文以基于Nios_II的電流/電壓表設(shè)計(jì)為選題，采用VerilogHDL硬件描述語言進(jìn)行描述和C語言編寫相關(guān)程序，并運(yùn)用Quartus II 、NiosII等設(shè)計(jì)工具完成設(shè)計(jì)。在本設(shè)計(jì)中，電流/電壓表由調(diào)理電路、

12、A/D轉(zhuǎn)換芯片、Nios II處理器和LED數(shù)碼管四部分組成。在理解電流/電壓表工作原理和合理劃分頂層模塊的基礎(chǔ)上，使用Quartus II 、NiosII等EDA工具自頂向下依次完成各個(gè)模塊的設(shè)計(jì)和仿真，逐步完成了整個(gè)電流/電壓表的設(shè)計(jì)、仿真和綜合。最終實(shí)現(xiàn)實(shí)際電壓變化范圍：025V，電流變化范圍：01500mA。在最終測(cè)試中，改變電位器的電位，電壓表會(huì)隨之改變相應(yīng)的電壓測(cè)量值，電流/電壓表功能穩(wěn)定，能夠滿足對(duì)025V電壓的測(cè)量。本次設(shè)計(jì)是在用Nios II處理器設(shè)計(jì)電流/電壓表的一次初步的研究。因此，在一些功能指標(biāo)上仍有一定的不足和待改進(jìn)得空間。如采集到的電壓保持的并不是很穩(wěn)定，可以采用穩(wěn)壓電路對(duì)其進(jìn)行穩(wěn)壓處理。也可對(duì)此設(shè)計(jì)進(jìn)行必要的擴(kuò)展，如加入不同的測(cè)量量程，使其測(cè)量范圍更廣，適用性更強(qiáng)。參考文獻(xiàn)（1）周立功等，SOPC嵌入式系統(tǒng)實(shí)驗(yàn)教程（一），北京航空航天大學(xué)出版社，2006。（2）周立功等,SOPC嵌入式系統(tǒng)基礎(chǔ)教程，北京航空航天大學(xué)出版社，2006。（3）杜慧敏、李宥謀，基