具功耗意識(shí)的FPGA設(shè)計(jì)技巧

1、具功耗意識(shí)的fpga設(shè)計(jì)技巧動(dòng)態(tài)電源主要是由ram、i/o、頻率樹、規(guī)律電源等因素所造成，接下來(lái)將分離介紹降低不同類型動(dòng)態(tài)電源的技巧。ram電源消耗ram模塊在讀/寫操作時(shí)會(huì)消耗電源。主要造成影響的信號(hào)包括地址線（address line）、read enable（re）、以及write enable（we）。通常，讀取的電源消耗會(huì)比寫入高一點(diǎn)，而ram讀/寫的電源會(huì)隨延續(xù)地址的漢明距離（hamming distance）增強(qiáng)而變大。因此，應(yīng)當(dāng)盡量在啟用讀取信號(hào)前，先盡可能執(zhí)行最多的寫入操作，然后，在切換回寫入操作前，盡可能讀取內(nèi)存以取得所需的數(shù)據(jù)，這樣才干有效降低 ram電源消耗。在降低峰值

2、 ram電源方面，可以考慮采納將讀取和寫入操作置于頻率邊沿（clock edge）的反側(cè)，或是對(duì)ram讀/寫埠上的頻率予以門控 （gate）。i/o電源消耗fpga i/o電壓通常比核心電壓大，而且通常i/o 組（bank）會(huì)消耗不少的電源，因此設(shè)計(jì)人員在打算選用i/o標(biāo)準(zhǔn)、接口頻率需求、接腳限制等設(shè)計(jì)時(shí)，都需要十分謹(jǐn)慎。差動(dòng)式 (differential) i/o，如lvds、lvpecl和阻抗終端式i/o，如hstl、sstl等，通常其靜態(tài)電源較高，但動(dòng)態(tài)電源較低。因此，對(duì)有較高切換（toggle）頻率的設(shè)計(jì)來(lái)說(shuō)，可以選用這些i/o。降低 i/o 數(shù)量是重要關(guān)鍵，設(shè)計(jì)人員應(yīng)重新考慮整體的設(shè)

3、計(jì)/功能區(qū)隔（partitioning）是否恰當(dāng)？以及是否可能用時(shí)光多任務(wù)（time- multiplexed）的方式削減i/o數(shù)量。此外，因?yàn)楦咔袚Q頻率會(huì)導(dǎo)致動(dòng)態(tài)電源增高，為了降低 i/o的活動(dòng)或切換率，設(shè)計(jì)人員必需消退 i/o驅(qū)動(dòng)器輸出端的非預(yù)期突發(fā)信號(hào)（glitch）。另一個(gè)常用技巧是，挑選可降低切換位的編碼（bus encoding），并將總線上的延續(xù)數(shù)值關(guān)聯(lián)在一起。頻率樹電源消耗頻率樹（clock tree power）系與頻率成正比，而且不管區(qū)域中的活動(dòng)是否舉行，頻率樹電源仍會(huì)持續(xù)消耗。而傳統(tǒng)的頻率門控（clock gating）技巧是有效降低電源消耗的方式。以芯片級(jí)的頻率門控為例

4、，普通常用的系統(tǒng)級(jí)頻率門控技巧可使整顆fpga的頻率暫停，有效停用全部的功能性，并防止規(guī)律的切換。愛特的閃存 fpga可提供flash*freeze模式，較系統(tǒng)級(jí)頻率門控更具彈性，可以控制輸入/輸出狀態(tài)并終止頻率。rtl級(jí)的頻率門控也是普遍用法的省電技巧，共有基于 latch以及沒(méi)有l(wèi)atch的兩種類型。但在運(yùn)用時(shí)必需注重頻率偏移（skew），以及啟用信號(hào)可能造成的額外異樣信號(hào)（glitch）。我們通常會(huì)建議用法基于latch 頻率門控來(lái)消退and門輸出端可能產(chǎn)生的額外異樣信號(hào)。此外，大部分基于閃存的 fpga組件中都有一個(gè)以上的pll，來(lái)作為分頻、倍頻、移相等操作，這些pll也都會(huì)消耗額外的

5、電源。對(duì)功耗敏感的應(yīng)用來(lái)說(shuō)，應(yīng)盡可能避開用法pll。舉例來(lái)說(shuō)，若需要分頻，可以用一個(gè)除法器取代pll，來(lái)產(chǎn)生新的頻率頻率。若一定要用pll，則必需盡量將各種pll的組合予以優(yōu)化，以降低pll輸出的最大頻率。同時(shí)，基于閃存的 fpga中的pll有一power-down 輸入接腳，當(dāng)不需要的時(shí)候，可以利用此輸入來(lái)關(guān)閉 pll和頻率網(wǎng)絡(luò)。結(jié)論當(dāng)采納fpga舉行具嚴(yán)苛功耗要求的應(yīng)用時(shí)，系統(tǒng)架構(gòu)師和設(shè)計(jì)團(tuán)隊(duì)?wèi)?yīng)當(dāng)明確了解終端系統(tǒng)的操作模式以及電源分布狀態(tài)。再透過(guò)對(duì)fpga架構(gòu)的熟悉、嵌入式功能方塊、電源相關(guān)特性，如電源模式、各種操作電壓等，設(shè)計(jì)人員才有可能支配適當(dāng)?shù)脑O(shè)計(jì)技巧，來(lái)滿足電源預(yù)算的要求。對(duì)系統(tǒng)架構(gòu)師來(lái)說(shuō)，我們建議的設(shè)計(jì)辦法論為：取得終端系統(tǒng)的操作模式與系統(tǒng)電源分布。分析系統(tǒng)分離處于閑置、睡眠、關(guān)閉模式的時(shí)光比例、 on/off頻率、以及操作的任務(wù)周期。若是on/off頻率高，則須注重易失性fpga可能會(huì)有突波和配置電流的問(wèn)題。若是任務(wù)周期占操作的比例不高，且大部分的時(shí)光是處于閑置或睡眠狀態(tài)，重點(diǎn)就應(yīng)當(dāng)放在降低