FM信號(hào)FPGA實(shí)現(xiàn)

1、FM 信號(hào)的 FPGA 實(shí)現(xiàn)報(bào)告西安郵電大學(xué)西安郵電大學(xué) 通信與信息工程學(xué)院通信與信息工程學(xué)院 FMFM 信號(hào)的信號(hào)的 FPGAFPGA 實(shí)現(xiàn)報(bào)告實(shí)現(xiàn)報(bào)告專業(yè)班級(jí)：專業(yè)班級(jí)： 學(xué)生姓名：學(xué)生姓名： 學(xué)號(hào)學(xué)號(hào)( (班內(nèi)序號(hào)班內(nèi)序號(hào)):): 年年 月月 日日實(shí)驗(yàn)總成績(jī)：實(shí)驗(yàn)總成績(jī)： 報(bào)報(bào)告告份份數(shù)數(shù)： 摘 要I摘摘 要要FPGA（Field Programmable Gate Array） ，即現(xiàn)場(chǎng)可編程邏輯門(mén)陣列，是一個(gè)含有可編輯元件的半導(dǎo)體設(shè)備，可供使用者現(xiàn)場(chǎng)程序化的邏輯門(mén)陣列元件。它被作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)。DDS(直接數(shù)字式頻率合成器)同 DSP（數(shù)字信號(hào)

2、處理）一樣，是一項(xiàng)關(guān)鍵的數(shù)字化技術(shù)。廣泛使用在電信與電子儀器領(lǐng)域，是實(shí)現(xiàn)設(shè)備全數(shù)字化的一個(gè)關(guān)鍵技術(shù)。信號(hào)源中采用 DDS 技術(shù)在當(dāng)前的測(cè)試測(cè)量行業(yè)已經(jīng)逐漸稱為一種主流的做法。本課題就是在 DDS 的基礎(chǔ)上，以 FPGA 為主要硬件，同時(shí)利用 VHDL 匯編語(yǔ)言，采用直接數(shù)字頻率合成技術(shù)以及嵌入式鎖相環(huán)相結(jié)合的方式，開(kāi)發(fā)出一種具有數(shù)字調(diào)制功能的 FM 信號(hào)發(fā)生器，并在試驗(yàn)箱上予以實(shí)現(xiàn)。關(guān)鍵詞：關(guān)鍵詞：FPGA、DDS、頻率合成、鎖相環(huán)ABSTRACTFPGA (Field Programmable Gate Array), i.e., Field Programmable logic Gate

3、Array (FPGA), is a contains editable element semiconductor equipment, available to the user scene programmed logic Gate Array element. .It after being as application-specific integrated circuit (ASIC) in the field of a half a custom circuit.DDS with DSP (digital signal processing), digital technolog

4、y is a key, and widely used in the field of telecommunications and electronic instruments, is one of the key technologies to realize fully digital equipment.Signal source using DDS technology in the current test and measurement in the industry has become known as a mainstream approach. This topic is

5、 based on the DDS to the FPGA as the main hardware, at the same time using VHDL assembly language, USES the direct digital frequency synthesis technology, and the way of combining embedded phase-locked loop has developed a digital modulation function of FM signal generator, and on the test chamber.K

6、eyword: FPGA、DDS、Frequency synthesis、Phase-locked loop目 錄目目 錄錄摘要 .IABSTRACT .I1緒論.11.1課題背景.11.2課題研究的目的和意義.11.3國(guó)內(nèi)外發(fā)展現(xiàn)狀.22FM 信號(hào)發(fā)生系統(tǒng).32.1信號(hào)發(fā)生器原理.32.2 相位偏移控制.42.3FM 信號(hào).53 FM 信號(hào)的 FPGA 數(shù)字信號(hào)設(shè)計(jì).63.1基于 FPGA 的數(shù)字信號(hào)設(shè)計(jì) .63.2 FM 信號(hào)的 FPGA 設(shè)計(jì).74軟件模塊及仿真結(jié)果.84.1主控制模塊.84.2波形產(chǎn)生及仿真結(jié)果.84.2.1方波數(shù)據(jù)產(chǎn)生及仿真.84.2.2三角波數(shù)據(jù)產(chǎn)生及仿真.94.2

7、.3 鋸齒波數(shù)據(jù)產(chǎn)生及仿真.104.2.4 正弦波數(shù)據(jù)產(chǎn)生及仿真.11總結(jié).12參考文獻(xiàn).13緒 論11 1、 緒緒 論論1.11.1 課題背景課題背景FPGA（Field Programmable Gate Array） ，即現(xiàn)場(chǎng)可編程邏輯門(mén)陣列，是一個(gè)含有可編輯元件的半導(dǎo)體設(shè)備，可供使用者現(xiàn)場(chǎng)程序化的邏輯門(mén)陣列元件。它是在PAL、GAL、CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物，因被作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)。它既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。FPGA 一般來(lái)說(shuō)比 ASIC 的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，但是功耗較低，

8、可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會(huì)提供便宜的但是編輯能力差的 FPGA。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開(kāi)發(fā)是在普通的 FPGA 上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于 ASIC 的芯片上。另外一種方法是用 CPLD（復(fù)雜可編程邏輯器件備） 。FPGA（現(xiàn)場(chǎng)可編程邏輯器件）產(chǎn)品的應(yīng)用領(lǐng)域已經(jīng)從原來(lái)的通信擴(kuò)展到消費(fèi)電子、汽車電子、工業(yè)控制、測(cè)試測(cè)量等廣泛的領(lǐng)域。而應(yīng)用的變化也使 FPGA 產(chǎn)品近幾年的演進(jìn)趨勢(shì)越來(lái)越明顯：一方面，F(xiàn)PGA 供應(yīng)商致力于采用當(dāng)前最先進(jìn)的工藝來(lái)提升產(chǎn)品的性能，降低產(chǎn)品的成本；另一方面，越來(lái)越多的通用 IP（知識(shí)產(chǎn)權(quán)）或

9、客戶定制 IP 被引入 FPGA 中，以滿足客戶產(chǎn)品快速上市的要求。此外，F(xiàn)PGA 企業(yè)都在大力降低產(chǎn)品的功耗，滿足業(yè)界越來(lái)越苛刻的低功耗需求。DDS 同 DSP（數(shù)字信號(hào)處理）一樣，是一項(xiàng)關(guān)鍵的數(shù)字化技術(shù)。DDS 是直接數(shù)字式頻率合成器（Direct Digital Synthesizer）的英文縮寫(xiě)。與傳統(tǒng)的頻率合成器相比，DDS 具有低成本、低功耗、高分辨率和快速轉(zhuǎn)換時(shí)間等優(yōu)點(diǎn)，廣泛使用在電信與電子儀器領(lǐng)域，是實(shí)現(xiàn)設(shè)備全數(shù)字化的一個(gè)關(guān)鍵技術(shù)。在各行各業(yè)的測(cè)試應(yīng)用中，信號(hào)源扮演著極為重要的作用。但信號(hào)源具有許多不同的類型，不同類型的信號(hào)源在功能和特性上各不相同，分別適用于許多不同的應(yīng)用。目

10、前，最常見(jiàn)的信號(hào)源類型包括任意波形發(fā)生器，函數(shù)發(fā)生器，RF 信號(hào)源，以及基本的模擬輸出模塊。信號(hào)源中采用 DDS 技術(shù)在當(dāng)前的測(cè)試測(cè)量行業(yè)已經(jīng)逐漸稱為一種主流的做法。1.21.2 課題研究的目的和意義課題研究的目的和意義在電子、通信等領(lǐng)域，高精度、寬頻率范圍的信號(hào)源有著廣泛的應(yīng)用，一般的信號(hào)源設(shè)計(jì)都采用頻率合成技術(shù)，許多公司開(kāi)發(fā)了專用 DDS 芯片，用 FPGA 實(shí)現(xiàn) DDS 信號(hào)比采用專用 DDS 芯片更為靈活，而且性價(jià)比也更高。只需改變 FPGA 中 ROM 內(nèi)的數(shù)據(jù)和控制參數(shù)，DDS 就可以產(chǎn)生任意波形并且有著較高的分辨率。輸出信號(hào)的幅度、相位、頻率都緒 論2可以靈活改變，操作比較簡(jiǎn)單。

11、由于 DDS 合成頻率比較低且輸出頻譜雜亂無(wú)章，很大程度上限制了它的應(yīng)用。鎖相環(huán)（Phase-locked loop，簡(jiǎn)寫(xiě) PLL）則具有頻帶寬、工作效率高和頻譜質(zhì)量好等優(yōu)點(diǎn)，但頻譜分辨率，頻率建立時(shí)間等方面遠(yuǎn)遠(yuǎn)不及 DDS。Cyclone 系列 FPGA 中嵌有 PLL，這位二者的結(jié)合提供了條件。把 DDS 和 PLL 技術(shù)結(jié)合起來(lái)，根據(jù)通信中的調(diào)頻原理，在 FPGA 中設(shè)計(jì)和實(shí)現(xiàn) FM 信號(hào)發(fā)生器，采用多級(jí)流水線的結(jié)構(gòu)，使其具有更高的頻率分辨率，更快的信號(hào)建立時(shí)間，以及低噪聲、寬輸出頻率范圍等性能。1.31.3 國(guó)內(nèi)外發(fā)展現(xiàn)狀國(guó)內(nèi)外發(fā)展現(xiàn)狀采用可變時(shí)鐘和計(jì)數(shù)器尋址波形存儲(chǔ)器的任意波形發(fā)生器

12、在一段時(shí)期內(nèi)曾得到廣泛的應(yīng)用，其取樣時(shí)鐘頻率較高且可調(diào)節(jié)，然而這種波形發(fā)生器對(duì)硬件要求比較高，需要高性能的鎖相環(huán)和截止頻率可調(diào)的低通濾波器，且頻率分辨率低，頻率切換速度較慢，已經(jīng)逐步退出市場(chǎng)。目前市場(chǎng)上的數(shù)字信號(hào)發(fā)生器主要采用直接數(shù)字合成（Direct Digital Synthesuzer，DDS）技術(shù)，這種波形發(fā)生器不僅可以產(chǎn)生可變頻的載頻信號(hào)、各種調(diào)制信號(hào)，同時(shí)還能和計(jì)算機(jī)配合產(chǎn)生用戶自定義的有限帶寬的任意信號(hào)，可以為多領(lǐng)域的測(cè)試提供寬帶寬、高分辨率的測(cè)試信號(hào)。從目前發(fā)展?fàn)顩r來(lái)看，國(guó)外數(shù)字信號(hào)發(fā)生器的研制和生產(chǎn)技術(shù)已經(jīng)較為成熟。以安捷倫（Agilent）和泰克（Tektronix）為代表

13、的國(guó)際電子測(cè)量?jī)x器公司在此領(lǐng)域進(jìn)行了卓有成效的研究和開(kāi)發(fā)，其產(chǎn)品無(wú)論在技術(shù)上還是市場(chǎng)占有率方面在國(guó)際上都享有盛譽(yù)，但其價(jià)格也相當(dāng)昂貴，高端型號(hào)每臺(tái)價(jià)格都在幾萬(wàn)美金左右，低端的也要幾萬(wàn)人民幣。Tektronix 公司的獨(dú)立結(jié)構(gòu)任意波形發(fā)生器 AFG3000 系列功能完善，人機(jī)界面友好，操作方便，可以以多種方式連接到 PC 機(jī)上，其最高采樣率能達(dá)到 2GS/s，輸出正弦信號(hào)最高頻率為 240MHz，任意波頻率最高能達(dá)到 50MHz，并配備的強(qiáng)大的波形編輯軟件 ArbExpress，用戶可以方便地創(chuàng)建和編輯自己的波形。Agilent 公司的 PXI 模塊任意波形發(fā)生器采樣率已經(jīng)能達(dá)到 1.25GS/

14、s，最高輸出頻率 500MHz。我國(guó)研制任意波形發(fā)生器是從上世紀(jì) 90 年代開(kāi)始的，近年來(lái)有一批本土廠商奮起直追，取得了可喜的成果。例如南京盛普科技電子有限公司的 SPF120 型信號(hào)發(fā)生器的主波輸出頻率達(dá)到了 120MHz，任意波最高頻率為100KHz；北京普源精電科技有限公司（RIGOL）生產(chǎn)的 DG1000/2000/3000 系列任意波形發(fā)生器，在性能上已經(jīng)大略相當(dāng)于國(guó)外中低端產(chǎn)品。本課題的主要研究?jī)?nèi)容是參考直接數(shù)字頻率合成原理（DDS）技術(shù)，利用 Quartus II軟件作為平臺(tái)，VHDL 語(yǔ)言作為開(kāi)發(fā)語(yǔ)言，基于 FPGA 配合相應(yīng)外圍電路實(shí)現(xiàn)一個(gè)數(shù)字信號(hào)發(fā)生器，其電路結(jié)構(gòu)簡(jiǎn)單，容易

15、擴(kuò)展，具有極大的靈活性和方便性，實(shí)現(xiàn)了產(chǎn)生頻率、幅度可調(diào)的正弦波、三角波、方波、鋸齒波信號(hào)的信號(hào)發(fā)生器。FM 信號(hào)發(fā)生系統(tǒng)32 2、FMFM 信號(hào)發(fā)生系統(tǒng)信號(hào)發(fā)生系統(tǒng)2.12.1 信號(hào)發(fā)生器原理信號(hào)發(fā)生器原理直接數(shù)字合成（Direct Digital Synthesizer，簡(jiǎn)稱 DDS）是一種數(shù)字電子方式，它從一個(gè)單一（或混合）的頻率源中產(chǎn)生任意波形和頻率。一個(gè)基本的 DDS 電路包括電子控制器、隨機(jī)訪問(wèn)存儲(chǔ)器（RAM）、頻率參考源（通常是晶振）、計(jì)數(shù)器和數(shù)模轉(zhuǎn)換器（DAC）。要使 DDS 系統(tǒng)工作需要兩個(gè)操作階段：我們稱之為編程和運(yùn)行。DDS 與大多數(shù)的數(shù)字信號(hào)處理技術(shù)一樣，它的基礎(chǔ)仍然是

16、奈奎斯特采定理。奈奎斯特采樣定理是任何模擬信號(hào)進(jìn)行數(shù)字化處理的基礎(chǔ)，它描述的是一個(gè)帶限的模擬信號(hào)經(jīng)抽樣變成離散序列后可不可以由這些離散序列恢復(fù)出原始模擬信號(hào)的問(wèn)題。奈奎斯特采樣定理告訴我們，當(dāng)抽樣頻率大于或者等于模擬信號(hào)最高頻率的兩倍時(shí)，可以由抽樣得到的離散序列無(wú)失真地恢復(fù)出原始模擬信號(hào)。只不過(guò)在 DDS 技術(shù)中，這個(gè)過(guò)程被顛倒過(guò)來(lái)了。DDS 不是對(duì)模擬信號(hào)進(jìn)行抽樣，而是一個(gè)假定抽樣過(guò)程已經(jīng)發(fā)生且抽樣值已經(jīng)量化完成，如何通過(guò)某種方法把已經(jīng)量化的數(shù)值重建原始信號(hào)的問(wèn)題。DDS 電路一般由參考時(shí)鐘、相位累加器、波形存通濾波器（LPF）組成。其結(jié)構(gòu)如下： 圖 2.1 DDS 基本結(jié)構(gòu)框圖FM 信號(hào)發(fā)

17、生系統(tǒng)4其中，fc 為參考時(shí)鐘頻率，K 為頻率控制字，N 為相位累加器位數(shù)，A 為波形存儲(chǔ)器地址位數(shù)，D 為波形存儲(chǔ)器的數(shù)據(jù)位字長(zhǎng)和 D/A 轉(zhuǎn)換器位數(shù)。每一個(gè)取樣時(shí)鐘相位累加器都會(huì)對(duì)頻率控制字 K 進(jìn)行累加。相位累加器的高位輸出作為波形 ROM 的地址，從而實(shí)現(xiàn)了波形相位到幅值的轉(zhuǎn)換。波形數(shù)據(jù)經(jīng) DAC 轉(zhuǎn)換的到階梯狀的信號(hào)，通過(guò)濾波器輸出相對(duì)平滑的波形。 如果相位累加器的長(zhǎng)度為 N 位，時(shí)鐘脈沖頻率為fc,控制字為 K，這時(shí)可得 DDS 的輸出頻率為： （2-1）由公式 2-1 可以看出，相位累加器的長(zhǎng)度 N 決定了累加器輸出數(shù)字階梯波的頻率精度。而且 N 越大，得到波形的頻率精度就越高。

18、另 K=1，即可得到 DDS 的頻率分辨率： （2-2）由 DDS 的結(jié)構(gòu)可以看出 DDS 輸出信號(hào)的頻率分辨率是由相位累加器的位數(shù) N 決定，相位分辨率由 ROM 的尋址位數(shù)決定，而幅值分辨率是由 DAC 的數(shù)據(jù)位數(shù)所決定。它具有頻率分辨率高，輸出頻點(diǎn)多；頻率切換速度快且相位連續(xù)；可輸出寬帶正交信號(hào)；輸出相位噪聲低；可以產(chǎn)生任意波形；全數(shù)字化實(shí)現(xiàn)，便于集成，體積小，重量輕等優(yōu)點(diǎn)。在各行各業(yè)的測(cè)試應(yīng)用中，信號(hào)源扮演著極為重要的作用。但信號(hào)源具有許多不同的類型，不同類型的信號(hào)源在功能和特性上各不相同，分別適用于許多不同的應(yīng)用。目前，最常見(jiàn)的信號(hào)源類型包括任意波形發(fā)生器，函數(shù)發(fā)生器，RF 信號(hào)源，

19、以及基本的模擬輸出模塊。信號(hào)源中采用 DDS 技術(shù)在當(dāng)前的測(cè)試測(cè)量行業(yè)已經(jīng)逐漸稱為一種主流的做法。2.22.2 相位偏移控制相位偏移控制由相位累加器送出的相位（地址）經(jīng)過(guò)查表進(jìn)行從相位到幅度的轉(zhuǎn)換就可以得到需要的正弦波。若在相位累加器的輸出相位上加上一個(gè)小的數(shù)值，那么查表后得到的數(shù)據(jù)也會(huì)相應(yīng)的超前，也就數(shù)說(shuō)此時(shí)的輸出波形的相位會(huì)相對(duì)于原來(lái)的波形超前。而且這個(gè)超前的相位值應(yīng)該是和在相位加法器輸出相位上加的數(shù)值成正比。設(shè)相位累加器輸出的相位是 n 位，當(dāng)在當(dāng)前相位累加器輸出的相位上疊加一個(gè)大小為p 的數(shù)值后，現(xiàn)在輸出波形的相位相對(duì)于先前的相位就超前 P，即 （2-3）FM 信號(hào)發(fā)生系統(tǒng)52.32.

20、3 FMFM 信號(hào)信號(hào)FM 信號(hào)即頻率調(diào)制信號(hào)，它的特點(diǎn)是載波的頻率會(huì)隨調(diào)制信號(hào)的幅度變化而發(fā)生相應(yīng)的偏移。設(shè)調(diào)制信號(hào)為 （2-4）載波信號(hào)為 （2-5）則調(diào)頻信號(hào)可以表示為 （2-6）但是實(shí)際上這樣做起來(lái)會(huì)十分復(fù)雜。根據(jù)前面的正弦波發(fā)生原理，輸出正弦波的頻率是由頻率控制字來(lái)決定，而且輸出頻率是隨頻率控制字的變化做線性變化。所以將調(diào)制信號(hào)直接作用于頻率控制字就可以輸出調(diào)頻信號(hào)。設(shè)在沒(méi)有調(diào)制信號(hào)的時(shí)候頻率控制字為 K=K0，當(dāng)輸入調(diào)制信號(hào)后就可得到 （2-7）在實(shí)際的正弦波發(fā)生器中產(chǎn)生的正弦波 r(t)的變化范圍是 0 到 2n(n 為 ROM 中存儲(chǔ)的數(shù)據(jù)位數(shù))，所以可得到 （2-8）其中調(diào)制

21、信號(hào) r(t)必須由另外的獨(dú)立的電路來(lái)產(chǎn)生。FPGA 數(shù)字信號(hào)設(shè)計(jì)方法63、FPGAFPGA 數(shù)字信號(hào)設(shè)計(jì)方法數(shù)字信號(hào)設(shè)計(jì)方法3.13.1 基于基于 FPGAFPGA 的數(shù)字信號(hào)設(shè)計(jì)的數(shù)字信號(hào)設(shè)計(jì)分頻器FPGA 部分系 統(tǒng) 控 制 器時(shí)鐘復(fù)位波形調(diào)幅調(diào)頻正弦波三角波方波鋸齒波波 形 DA 轉(zhuǎn) 換濾波輸出圖 3.1該數(shù)字信號(hào)發(fā)生器系統(tǒng)主要由輸入部分、FPGA 部分、D/A 轉(zhuǎn)換部分、頻率、幅值調(diào)節(jié)和波形轉(zhuǎn)換部分組成，如圖 3.1 所示。并且 FPGA 部分有三種方案可供選擇。 方案 1：采用 DDS（直接數(shù)字頻率合成器）來(lái)設(shè)計(jì)，設(shè)計(jì)總體框圖如下圖 3.2 所示。在設(shè)計(jì)界里眾所周知，DDS 器件采

22、用高速數(shù)字電路和高速 D/A 轉(zhuǎn)換技術(shù)，具有頻率轉(zhuǎn)換時(shí)間短、頻率分辨率高、頻率穩(wěn)定度高、輸出信號(hào)頻率和相位可快速程控切換等優(yōu)點(diǎn)，所以，我們可以利用 DDS 具有很好的相位控制和幅度控制功能，另外其數(shù)據(jù)采樣功能也是極具精確和完善的，它可以產(chǎn)生較為精確的任何有規(guī)則波形信號(hào)，可以實(shí)現(xiàn)對(duì)信號(hào)進(jìn)行全數(shù)字式調(diào)制。相位累加器ROMD/A轉(zhuǎn)換低通濾波頻率控制字信號(hào)輸出時(shí)鐘 圖 3.2FM 信號(hào)的 FPGA 設(shè)計(jì)10 方案 2：采用震蕩器頻率合成方案。具體方案如下：首先通過(guò)頻率合成技術(shù)產(chǎn)生所需要頻率的方波，通過(guò)積分電路就可以得到同頻率的三角波，再經(jīng)過(guò)濾波器就可以得到正弦波。其優(yōu)點(diǎn)是工作頻率可望做得很高，也可以達(dá)

23、到很高的頻率分辨率；缺點(diǎn)是使用的濾波器要求通帶可變，實(shí)現(xiàn)很難，高低頻率比不可能做得很高。方案 3：采用 VHDL 語(yǔ)言來(lái)編程，然后下載文件到 FPGA 來(lái)實(shí)現(xiàn)。VHDL 語(yǔ)言是電子設(shè)計(jì)領(lǐng)域的主流硬件描述語(yǔ)言,具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大降低了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性,要比模擬電路快得多。但是 VHDL 語(yǔ)言語(yǔ)法嚴(yán)格，顯呆板，熟悉時(shí)間長(zhǎng)，不夠靈活。 適合新手來(lái)使用 由上述三個(gè)方案對(duì)比，此次實(shí)驗(yàn)中，我們選擇第三個(gè)方案。3.23.2 FMFM 信號(hào)的信號(hào)的 FPGAFPGA 設(shè)計(jì)設(shè)計(jì)如圖4所示為FM信號(hào)發(fā)生器在FPGA中實(shí)現(xiàn)的框圖。頻率控制

24、字A控制調(diào)制信號(hào)頻率，B控制載波的中心頻率相位累加器如圖5所示，它由加法器和寄存器組成，整個(gè)系統(tǒng)中的組合邏輯都要用流水線結(jié)構(gòu)，也就是把一個(gè)大的組合邏輯分解成若干小的組合邏輯與寄存器，以此來(lái)保證系統(tǒng)速度總的調(diào)制原理就是，用周期變化的調(diào)制信號(hào)作用于控制載波頻率的相位累加器B原本固定的步長(zhǎng)，使總的步長(zhǎng)產(chǎn)生周期性變化，從而實(shí)現(xiàn)載波頻率在中心頻率附近的周期變化，得到FM信號(hào)。實(shí)驗(yàn)結(jié)果及仿真114 4、軟件模塊及仿真結(jié)果、軟件模塊及仿真結(jié)果4.14.1 主控制模塊主控制模塊主控制模塊完成了頻率調(diào)節(jié)、幅度調(diào)節(jié)和波形選擇三個(gè)控制功能。圖是用 Quartus4.1生成的主程序結(jié)構(gòu)框圖，其中 CLK 為標(biāo)準(zhǔn)頻率

25、50M 輸入，RST 為系統(tǒng)復(fù)位鍵，VADD，VDEC為調(diào)節(jié)輸出幅度的二個(gè)按鍵，使用方法是當(dāng)按下 VADD 時(shí)幅度會(huì)每隔一秒遞增一次，直到最大幅度，當(dāng)按下 VDEC 時(shí)幅度會(huì)每隔一秒遞減一次，直到最小幅度，PADD，PDEC 為調(diào)節(jié)輸出頻率的二個(gè)按鍵，使用方法是當(dāng)按下 PVADD 時(shí)頻率會(huì)每隔一秒遞增一次，直到最大頻率，當(dāng)按下 PDEC 時(shí)頻率會(huì)每隔一秒遞減一次，直到最小頻率。SEL 為波形選擇鍵，當(dāng)按下 SEL鍵時(shí)系統(tǒng)每隔一秒在方波、三角波、正弦波，鋸齒波四種波形循環(huán)切換。CNT 為 FPGA 產(chǎn)生的 8 位數(shù)字波形數(shù)據(jù)信號(hào)。具體框圖如圖 4.1 所示。CLKRSTVADDVDECPADDP

26、DECSELCNT7.0SUNinst圖 4.1 主程序結(jié)構(gòu)框圖4.24.2 波形產(chǎn)生波形產(chǎn)生及仿真結(jié)果及仿真結(jié)果4.2.14.2.1 方波數(shù)據(jù)產(chǎn)生及仿真方波數(shù)據(jù)產(chǎn)生及仿真方波產(chǎn)生方法是由主控制模塊提供方波頻率和幅度，按照主控制模塊的頻率產(chǎn)生“0”和主控提供的幅度值。將這些數(shù)據(jù)直按送入 DAC 就能得到所需方波信號(hào)。產(chǎn)生框圖如圖4.2 所示：CLK 為主控模塊提供的頻率信號(hào)，RST 為復(fù)位鍵，DIN 為主控模塊提供幅度信號(hào)，DOUT 為產(chǎn)生的波型數(shù)據(jù)信號(hào)?？?結(jié)12CLKRSTDIN7.0DOUT7.0FOUTinst圖 4.2 方波數(shù)據(jù)產(chǎn)生結(jié)構(gòu)框圖方波信號(hào)仿真：因?yàn)榉群皖l率調(diào)節(jié)不好仿真，下

27、圖為頻率和幅度恒定的波形仿真圖形，其中 CLK 為基準(zhǔn)頻率輸入 RST 為復(fù)位鍵，低電平復(fù)位，其他的輸入為調(diào)節(jié)鍵，CNT 為數(shù)字方波數(shù)據(jù)。仿真如圖 4.3 所示。圖 4.3 方波信號(hào)仿真4.2.24.2.2 三角波數(shù)據(jù)產(chǎn)生及仿真三角波數(shù)據(jù)產(chǎn)生及仿真三角波產(chǎn)生方法是由主控制模塊提供波型頻率和幅度，按照主控制模塊的頻率產(chǎn)生由0 自加到主控模塊提供的幅度值然后再自減到 0。這些數(shù)據(jù)直按送入 DAC 就能得到所需三角波信號(hào)。產(chǎn)生框圖如圖 4.4 所示：CLK 為主控模塊提供的頻率信號(hào)，RST 為復(fù)位鍵，DIN 為主控模塊提供幅度信號(hào)，DOUT 為產(chǎn)生的波型數(shù)據(jù)信號(hào)。CLKRSTDIN7.0DOUT7.

28、0SOUTinst3圖 4.4 三角波數(shù)據(jù)產(chǎn)生結(jié)構(gòu)框圖實(shí)驗(yàn)結(jié)果及仿真11三角波信號(hào)仿真：因?yàn)榉群皖l率調(diào)節(jié)不好仿真，下圖為頻率和幅度恒定的波形仿真圖形，其中 CLK 為基準(zhǔn)頻率輸入，RST 為復(fù)位鍵，低電平復(fù)位，其他的輸入為調(diào)節(jié)鍵，CNT為數(shù)字三角波數(shù)據(jù)。仿真如圖 4.5 所示。圖 4.5 三角波信號(hào)仿真4.2.34.2.3 鋸齒波數(shù)據(jù)產(chǎn)生及仿真鋸齒波數(shù)據(jù)產(chǎn)生及仿真鋸齒波產(chǎn)生方法是由主控制模塊提供波型頻率和幅度，按照主控制模塊的頻率產(chǎn)生由0 自加到主控模塊提供的幅度值然后到跳到 0 再自加。這些數(shù)據(jù)直按送入 DAC 就能得到所需鋸齒波信號(hào)。產(chǎn)生框圖如圖 4.6 所示：CLK 為主控模塊提供的頻

29、率信號(hào)，RST 為復(fù)位鍵，DIN 為主控模塊提供幅度信號(hào)，DOUT 為產(chǎn)生的波型數(shù)據(jù)信號(hào)。CLKRSTDIN7.0DOUT7.0JOUTinst1圖 4.6 鋸齒波數(shù)據(jù)產(chǎn)生結(jié)構(gòu)框圖鋸齒波信號(hào)仿真：由于鋸齒波信號(hào)與三角波信號(hào)仿真前面的數(shù)據(jù)相同，所以下面仿真截圖為仿真后面的數(shù)據(jù)。由于幅度和頻率調(diào)節(jié)不好仿真，下圖為頻率和幅度恒定的波形仿真圖形，其中 CLK 為基準(zhǔn)頻率輸入，RST 為復(fù)位鍵，低電平復(fù)位，其他的輸入為調(diào)節(jié)鍵，CNT 為數(shù)字鋸齒波數(shù)據(jù)。仿真如圖 4.7 所示?？?結(jié)12圖 4.7 鋸齒波信號(hào)仿真4.2.44.2.4 正弦波數(shù)據(jù)產(chǎn)生及仿真正弦波數(shù)據(jù)產(chǎn)生及仿真正弦波產(chǎn)生方法是由主控制模塊提供波型頻率，按照主控制模塊的頻率依次從 64 個(gè)已寫(xiě)好的正弦數(shù)據(jù)中取值，然后這些數(shù)據(jù)直按送入 DAC 就能得到所需正弦波信號(hào)。因?yàn)?64 個(gè)數(shù)據(jù)已經(jīng)固定，所發(fā)正弦波不好調(diào)幅。產(chǎn)生框圖如圖：CLK 為主控模塊提供的頻率信號(hào)，RST 為復(fù)位鍵