計算機組成原理(3.2算術(shù)邏輯運算部件)_圖文

1、 3.2 算術(shù)、邏輯運算部件半加器和全加器并行加法器與進位邏輯結(jié)構(gòu)多功能算術(shù)、邏輯運算部件十進制加法器 3.2.1 半加器和全加器全加器真值表輸入輸出X i Y i C i-1Z i C i 0 0 00 00 0 11 00 101 00 110 1100101 01011 1 00 11 1 11 1 2. 并行進位（超前進位）n 位加法器設計并行進位原理：i =A i B i 絕對進位或者本地進位；P i =A i B i 相對進位或者傳遞條件。則C i =G i +PC i i 1G 示例n =4=A +BA =A 3A 2A 1A 0B =B 3B 2B 1B 0=3210C 1C

2、0=G 0+PC 01C 1=G 1+P 1C 0=G 1+P 1(G 0+PC 01=G 1+P 1G 0+PPC 101C 2=G 2+PC 21=G 2+PG 21+PP 21G 0+PPPC 2101C 3=G 3+PC 32=G 3+PG 32+PPG 321+PPP 321G 0+PPPPC 321016 其中P I =PPPP 3210G I =G 3+PG 32+PPG 321+PPPG 3210C I =G I +PC I 1P I I =PPPP 7654G I I =G 7+PG 76+PPG 765+PPPG 7654C II =G II +PC II I =G II

3、+PG II I +P II PC I 110 2. 多位ALU 的邏輯¾四位ALU¾組內(nèi)并行進位鏈¾ 符合比較邏輯12 正邏輯S 0S 1 S 2S 3M=HM=L算術(shù)運算邏輯運算Cn=1 Cn=0L L L L A A+1L L L H (A+B加1L L H L A+B(A+B加1L L H H “0”減1“0”L H L L ABA 加A 加加1L H L H 加(A+B加(A+B加1L H H L A B A 減B 減1A 減B L H H H AB(AB減1H L L L A 加(ABA 加(AB加1H L L H A 加B A 加B 加1H L H

4、L B (AB加(A+B(AB加(A+B加1H L H H AB(AB減1(ABH H L L “1”A 加A A 加A 加1H H L H A 加(A+BA 加(A+B加1H H H L A+BA 加A 加加1H H H HA A 減1A13 用4片74181電路可組成16位ALU。圖中片內(nèi)進位是快速的，但片間進位是逐片傳遞的，因此形成FF 015的時間還是比較長。 14 74LS182采用組間超前進位電路，稱作為“先行進位部件CLA ”?？衫盟膫€74LS181 ALU位片和一個74LS182 CLA部件，構(gòu)成一個字長為16位的運算部件，具有兩級先行進位，CLA 構(gòu)成第二級的先行進位邏輯。

5、15 C中組(包括四小組 加法器C I+3C 0G I+3P I+3C I+2G I+2P I+2C I+1G I+1P I+1C I+0G I+0P I+0C 15C 14C 13C 11C 10C 9C 7C 65C 3C 2C 1一級先行進位一級先行進位第3組第2組第1組第0組G 1515G 12P 12111188774P 4330P 0由4片4位先行加法器構(gòu)成的16位快速進位加法器邏輯示意圖 3.2.4 運算器組織具有多路選擇器的運算器 具有輸入鎖存器的運算器位片式運算器 帶多路選擇器的運算器內(nèi)部總線（單向）移位器R 0RnALU特點：多路選擇器多路選擇器R各自獨立；可同時向ALU提供兩個操作數(shù)；R 0. . . Rn R0. . . Rn采用單向內(nèi)總線。 帶輸入鎖存器的運算器移位器特點：單口RAM不能同時向ALU提ALU供兩個操作數(shù)；用鎖存器暫存操作數(shù)；鎖存器鎖存器采用雙向內(nèi)總線。內(nèi)部總線（雙向）R 0通用寄存器組（小型存儲器）Rn 位片式運算器4位片運算器粗框4D O乘商寄存器移位器特點：用雙口RAM（兩地址端、兩數(shù)據(jù)端）作通用寄存器組，可同時提供數(shù)據(jù)