PCI 9054性能分析及外部FIFO的擴充

1、    PCI 9054性能分析及外部FIFO的擴充        陳露晨 時間:2009年03月18日     字 體: 大 中 小        關(guān)鍵詞:<"cblue" " target='_blank'>I/O<"cblue" " target='_

2、blank'>輸入信號<"cblue" " target='_blank'>傳輸速率<"cblue" " target='_blank'>單周期<"cblue" " target='_blank'>復用            摘? 要: 分析了PCI 9054芯片的性能,討論了利用PCI 9

3、054本地總線擴充FIFO的方法。并以IDT72205 FIFO為例,給出了具體的設(shè)計方案。關(guān)鍵詞: PC總線? PCI接口芯片9054? FIFO?PCI總線是Intel公司推出的一種高性能局部總線,其數(shù)據(jù)總線為32位,且可擴展為64位,最大數(shù)據(jù)<"cblue" " title="傳輸速率">傳輸速率為132264MB/s,是目前使用非常普遍的一種總線。因PCI 協(xié)議比較復雜,較難掌握,故PCI總線擴展卡的開發(fā)較ISA總線等其它擴展卡難度大。PCI 9054芯片是一種能滿足PCI V2.2協(xié)議,特別適用于PCI總線外設(shè)產(chǎn)品開發(fā)的P

4、CI本地總線<"cblue" " title="I/O">I/O加速器芯片芯片。1 PCI 9054性能PCI 9054是美國PLX公司生產(chǎn)的先進的PCI I/O加速器,其內(nèi)部框圖如圖1所示。它采用了先進的PLX數(shù)據(jù)管道結(jié)構(gòu)技術(shù),是32Bit、33MHz的PCI總線主I/O加速器。?PCI9054主要特性如下:·符合PCI V2.1，V2.2 規(guī)范,包含PCI電源管理特性。·支持VPD(Vital Product Data)的PCI擴展。·支持PCI雙地址周期,地址空間高達4GB。·具備I2O

5、準備報文單元,完全兼容I2O V1.5 規(guī)范。·提供了兩個獨立的可編程DMA控制器,每個通道均支持塊和Scatter/Gather的DMA方式,DMA通道0支持請求DMA方式。·在PCI啟動模式下,PCI 9054可插入類型1和類型2的配置周期。·PCILocal Bus數(shù)據(jù)傳送速率高達132MB/S。·支持本地總線直接接口Motorola MPC850或MPC860系列、Intel i960系列、IBM PPC401系列及其它類似總線協(xié)議設(shè)備。·本地總線速率高達50MHz;支持<"cblue" " titl

6、e="復用">復用/非復用的32bit地址/數(shù)據(jù);本地總線有三種模式:M模式、C模式和J模式,可利用模式選擇引腳加以選擇。·具有可選的串行EEPROM接口。·本地總線時鐘由外部提供,該時鐘可和PCI時鐘異步。·具有8個32bit Mailbox 寄存器和2個32位Doorbell寄存器。·兩種封裝形式:176引腳的PQFP和225引腳的PBGA封裝。其引腳信號分為4類:電源、地引腳;串行EEPROM接口引腳;PCI系統(tǒng)總線接口引腳;本地總線模式及處理器獨立接口引腳。PCI 9054內(nèi)部有6種可編程的FIFO,其長度如表1所示,以

7、實現(xiàn)零等待突發(fā)傳輸及本地總線和PCI總線之間的異步操作。利用PCI 9054芯片構(gòu)成的PCI適配器典型框圖如圖2所示。?2 PCI 9054外接FIFO的設(shè)計PCI 9054 內(nèi)部有6種FIFO用于提高數(shù)據(jù)傳輸速率,解決本地總線和PCI總線之間的異步接收。但掛于PCI 9054本地總線的速率往往較慢,為了保證可靠性,往往需要擴充FIFO加以緩存。下面以IDT 72205 FIFO為例,介紹用PCI 9054本地總線擴充FIFO的具體設(shè)計方法。2.1 9054工作方式選擇PCI 9054可工作在M,C,J三種模式,其中C模式時序較為簡單。本設(shè)計選擇PCI 9054工作在C模式,總線周期采用“PC

8、I目標讀<"cblue" " title="單周期">單周期”以及“PCI目標寫單周期”。下面介紹部分引腳信號。LHOLD:<"cblue" " title="輸入信號">輸入信號,申請使用本地總線。LHOLDA:輸入信號,對LHOLD應答。ADS:輸出信號,表示新的總線訪問有效地址的開始。在總線訪問的第一個時間周期設(shè)置。BLAST:輸出信號,表示總線訪問的最后傳送。LW/R:輸出信號,高電平表示讀操作,低電平表示寫操作。LA:地址線。LD:數(shù)據(jù)線。READY:輸出信號,

9、表示總線上讀數(shù)據(jù)有效或?qū)憯?shù)據(jù)完成。用以連接PCI 9054等待狀態(tài)產(chǎn)生器,輸入信號。2.2 電路設(shè)計IDT72205是容量為256×18bit的高速、低功耗同步/異步FIFO存儲器,具有獨立的收、發(fā)時鐘控制,將之掛于PCI 9054的本地總線可以實現(xiàn)PCI 9054 FIFO 的擴充。圖3為PCI 9054和IDT 72205連接的電路圖。對CPLD要求:當EF=1(FIFO不空),LW/R=0,LCLK為上升沿時,OE產(chǎn)生負脈沖,寬度為2時周期。PCI 9054是一種性能/價格比高的PCI橋路芯片,比PCI 9080,PCI 9050等性能更優(yōu)越。本文設(shè)計的FIFO擴充方法具有通用性,可用于PCI 9054本地