數(shù)字邏輯與EDA設(shè)計(jì) 實(shí)驗(yàn)4-8實(shí)驗(yàn)報(bào)告

1、 _計(jì)算機(jī)_學(xué)院_網(wǎng)絡(luò)工程_專業(yè)_3_班_組、學(xué)號(hào)_3111006403_姓名 許樹炯 協(xié)作者_(dá) 教師評(píng)定_實(shí)驗(yàn)題目_基于Libra的數(shù)字邏輯設(shè)計(jì)仿真及驗(yàn)證實(shí)驗(yàn)_1、 熟悉EDA工具的使用；仿真基本門電路。2、 仿真組合邏輯電路。3、 仿真時(shí)序邏輯電路。4、 基本門電路、組合電路和時(shí)序電路的程序燒錄及驗(yàn)證。5、 數(shù)字邏輯綜合設(shè)計(jì)仿真及驗(yàn)證。實(shí)驗(yàn)報(bào)告1、基本門電路一、實(shí)驗(yàn)?zāi)康?、了解基于Verilog的基本門電路的設(shè)計(jì)及其驗(yàn)證。2、熟悉利用EDA工具進(jìn)行設(shè)計(jì)及仿真的流程。3、學(xué)習(xí)針對(duì)實(shí)際門電路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86進(jìn)行Verilog

2、HDL設(shè)計(jì)的方法。二、實(shí)驗(yàn)環(huán)境Libero仿真軟件。三、實(shí)驗(yàn)內(nèi)容1、掌握Libero軟件的使用方法。2、進(jìn)行針對(duì)74系列基本門電路的設(shè)計(jì)，并完成相應(yīng)的仿真實(shí)驗(yàn)。3、參考教材中相應(yīng)章節(jié)的設(shè)計(jì)代碼、測(cè)試平臺(tái)代碼（可自行編程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相應(yīng)的設(shè)計(jì)、綜合及仿真。4、提交針對(duì)74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任選一個(gè)）的綜合結(jié)果，以及相應(yīng)的仿真結(jié)果。四、實(shí)驗(yàn)結(jié)果和數(shù)據(jù)處理1、所有模塊及測(cè)試平臺(tái)代碼清單/74HC00代碼-與非/ 74HC00.vmodule HC00(DataA

3、, DataB,Y); input 3:0DataA,DataB; output 3:0Y; assign Y=(A&B);endmodule/74HC00測(cè)試平臺(tái)代碼/ testbench.vtimescale 1ns/1nsmodule testbench(); reg 4:1 a,b; wire 4:1 y;HC00 u1(a,b,y);initial begin a=4'b0000;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; a=4'b1111;b=4'b000

4、1; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; endendmodule/74HC02代碼-或非module HC02(A,B,Y); input 4:1A,B; output 4:1Y; assign Y=(A|B);endmodule/74HC04代碼-非module HC04(A,Y); input 4:1A; output 4:1Y; assign Y=A;endmodule/74HC08代碼-與module HC08(A,B,Y); input 4:1A,B; output 4:1Y; assign Y=A&B

5、;endmodule/74HC32代碼-或module HC32(A,B,Y); input 4:1A,B; output 4:1Y; assign Y=A|B;endmodule/74HC86代碼-異或module HC86(A,B,Y); input 4:1A,B; output 4:1Y; assign Y=AB;endmodule/門電路測(cè)試平臺(tái)代碼/ testbench.vtimescale 1ns/1nsmodule testbench(); reg 4:1 a,b; wire 4:1 y;HC00 test(a,b,y);initial begin a=4'b0000;b

6、=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; a=4'b1111;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; endendmodule2、第一次仿真結(jié)果（任選一個(gè)門，請(qǐng)注明，插入截圖，下同）。（將波形窗口背景設(shè)為白色，調(diào)整窗口至合適大小，使波形能完整顯示，對(duì)窗口截圖。后面實(shí)驗(yàn)中的仿真使用相同方法處理）與非門：3、綜合結(jié)果（截圖）。（將相關(guān)窗口調(diào)至合適大小，使RTL圖能完整顯示，對(duì)窗口截圖，后面實(shí)驗(yàn)中的綜合

7、使用相同方法處理）與非門：4、第二次仿真結(jié)果（綜合后）（截圖）。回答輸出信號(hào)是否有延遲，延遲時(shí)間約為多少？與非門：輸出信號(hào)有延遲，延遲時(shí)間約為300ps延遲300ps5、第三次仿真結(jié)果（布局布線后）（截圖）?；卮疠敵鲂盘?hào)是否有延遲，延遲時(shí)間約為多少？分析是否有出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)。與非門：輸出信號(hào)在開始視延遲3200ps后面延遲4000ps左右由上圖分析可以知道，在黃線以右的輸出轉(zhuǎn)折點(diǎn)處出現(xiàn)了競(jìng)爭(zhēng)冒險(xiǎn)，總共3次。2、組合邏輯電路一、實(shí)驗(yàn)?zāi)康?、了解基于Verilog的組合邏輯電路的設(shè)計(jì)及其驗(yàn)證。2、熟悉利用EDA工具進(jìn)行設(shè)計(jì)及仿真的流程。3、學(xué)習(xí)針對(duì)實(shí)際組合邏輯電路芯片74HC148、74HC138、

8、74HC153、74HC85、74HC283、74HC4511進(jìn)行VerilogHDL設(shè)計(jì)的方法。二、實(shí)驗(yàn)環(huán)境Libero仿真軟件。三、實(shí)驗(yàn)內(nèi)容1、掌握Libero軟件的使用方法。2、進(jìn)行針對(duì)74系列基本組合邏輯電路的設(shè)計(jì)，并完成相應(yīng)的仿真實(shí)驗(yàn)。3、參考教材中相應(yīng)章節(jié)的設(shè)計(jì)代碼、測(cè)試平臺(tái)代碼（可自行編程），完成74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511相應(yīng)的設(shè)計(jì)、綜合及仿真。4、74HC85測(cè)試平臺(tái)的測(cè)試數(shù)據(jù)要求：進(jìn)行比較的A、B兩數(shù)，分別為本人學(xué)號(hào)的末兩位，如“89”，則A數(shù)為“1000”，B數(shù)為“1001”。若兩數(shù)相等，需考慮級(jí)聯(lián)輸入（級(jí)

9、聯(lián)輸入的各種取值情況均需包括）；若兩數(shù)不等，則需增加一對(duì)取值情況，驗(yàn)證A、B相等時(shí)的比較結(jié)果。5、74HC4511設(shè)計(jì)成擴(kuò)展型的，即能顯示數(shù)字09、字母af。6、提交針對(duì)74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511（任選一個(gè)）的綜合結(jié)果，以及相應(yīng)的仿真結(jié)果。四、實(shí)驗(yàn)結(jié)果和數(shù)據(jù)處理1、所有模塊及測(cè)試平臺(tái)代碼清單/74HC138代碼/ decoder.vmodule decoder138 (Din,Enable,Eq); input 2:0 Din; input Enable; output 7:0 Eq; reg 7:0 Eq; wire 2:0

10、Din; integer I;always (Din or Enable) begin if(Enable) Eq=0; else for(I=0;I<=7;I=I+1)if(Din=I) EqI=1; else EqI=0; endendmodule/74HC138測(cè)試平臺(tái)代碼/ testbench.vtimescale 1ns/1nsmodule testbench; reg 2:0Din; reg enable; wire 7:0dataout;initial #400 $finish; initial begin enable=1; #40 enable=0; endinitia

11、l begin repeat(20) #20 dataIn=$random; enddecoder138 test(Din,enable,dataout);endmodule/74HC148代碼module encoder148(Din,EO,Dout,EI,GS); input 7:0Din; input EI; output EO; output 2:0Dout; reg EO; reg GS; integer I; always (Din or EI) begin:local if(EI) begin Dout=7; EO=1; GS=1; end else if(Din=16'

12、b11111111) begin Dout=7; EO=0; GS=1; end else begin for(I=0;I<8;I=I+1) begin if(DinI) begin Dout=I; EO=1; GS=0; end end endendmodule/74HC148測(cè)試平臺(tái)代碼timeccale 1ns/10psmodule testbench; reg7:0 in; reg EI; wire2:0 out; wire EO,GS; initial begin in='b00000001; repeat(9) #20 in=in<<1; end enco

13、der148 testbench148(in,EO,out,EI,GS);endmodule/74HC153代碼module mux4_1_a(D0,D1,D2,D3,Sel0,Sel1,Result);input D0,D1,D2,D3;input Sel0,Sel1;output Result;reg Result;always (D0 or D1 or D2 or D3 or Sll or Sel0)begincase(Sel1,Sel0)0 : Result = D0;1 : Result = D1;2 : Result = D2;3 : Result = D3;default : R

14、esult = 1bx;endcaseendendmodule/74HC153測(cè)試平臺(tái)代碼timescale 1ns/1psmodule testbench_4mux_1;reg D0,D1,D2,D3,Sel1,Sel0;wire Result;mux4_1_a DUT(D0,D1,D2,D3,Sel1,Sel0,Result);initialbeginD0=0;D1=0;D2=0;D3=0;Sel1=0;Sel0=0;#100 D0=1;D1=0;D2=0;D3=1;#100 Sel1=0;Sel0=1;#100 Sel1=1;Sel0=0;#100 Sel1=1;Sel0=1;#100;

15、endendmodule/74HC85代碼module comparator_4_a(A,B,AGEB); input 3:0 A,B; output AGEB; reg AGEB; always (A or B) begin if(A>=B) AGEB=1; else AGEB=0; endendmodule/74HC85測(cè)試平臺(tái)代碼timescale 1ns/10psmodule testbench; reg 3:0 ina,inb; wire AGEB; comparator_4_a testbench_4_a(ina,inb,AGEB); initial begin ina=0;

16、 repeat(20) #20 ina=$random; #20 $finish; end initial begin inb=0; repeat(10) #40 inb=$random; endendmodule/74HC283代碼module HC283(A, B,Cin,Sum,Cout); parameter N=4; input N-1:0 A, B; input Cin; output N-1:0 Sum; reg N-1:0 Sum; output Cout; reg Cout; reg N:0 q; always (A or B or Cin) begin:adder inte

17、ger i; q0=Cin; for(i=0;i<=N;i=i+1) begin qi+1=(Ai& Bi)|(Ai&qi)|( Bi&qi); Sumi=Ai Biqi; end Cout=qN; endendmodule/74HC283測(cè)試平臺(tái)代碼timescale 1ns/10psmodule testbench; reg 3:0 ina,inb; reg cin; wire 3:0 sum; wire cout; HC283 testbench283(ina,inb,cin,sum,cout); initial begin ina=0; repeat(20

18、) #20 ina=$random; end initial begin inb=0; repeat(10) #40 inb=$random; end initial begin cin=0; #200 cin=1; endendmodule/74HC4511代碼module HC4511(A,Seg,LT_N,BI_N,LE); input LT_N,BI_N,LE; input 3:0A; output 7:0Seg; reg 7:0SM_8S; assign Seg=SM_8S; always (A or LT_N or BI_N or LE) begin if(!LT_N) SM_8S

19、=8'b11111111; else if(!BI_N) SM_8S=8'b00000000; else if(LE) SM_8S=SM_8S; else case(A) 4'd0:SM_8S=8'b00111111; 4'd1:SM_8S=8'b00000110; 4'd2:SM_8S=8'b01011011; 4'd3:SM_8S=8'b01001111; 4'd4:SM_8S=8'b01100110; 4'd5:SM_8S=8'b01101101; 4'd6:SM_8S

20、=8'b01111101; 4'd7:SM_8S=8'b00000111; 4'd8:SM_8S=8'b01111111; 4'd9:SM_8S=8'b01101111; 4'd10:SM_8S=8'b01110111; 4'd11:SM_8S=8'b01111100; 4'd12:SM_8S=8'b00111001; 4'd13:SM_8S=8'b01011110; 4'd14:SM_8S=8'b01111001; 4'd15:SM_8S=8'

21、;b01110001; default:; endcase endendmodule/74HC4511測(cè)試平臺(tái)代碼timescale 1ns/10psmodule testbench; reg 3:0 a; reg lt_n,bi_n,le; wire 7:0 seg; HC4511 hc4511(a,seg, lt_n,bi_n,le); initial begin a=0; lt_n=1;bi_n=1;le=0; #30 a=4'b0001; #30 a=4'b1000; #30 a=4'b0111; #30 a=4'b1010; #30 a=4'b

22、0101; #30 le=1; #30 bi_n=0; #30 lt_n=0; #20; endendmodule2、第一次仿真結(jié)果（任選一個(gè)模塊，請(qǐng)注明）74HC153模塊3、綜合結(jié)果RTL圖4、第二次仿真結(jié)果（綜合后）?；卮疠敵鲂盘?hào)是否有延遲，延遲時(shí)間約為多少？延遲300ps5、第三次仿真結(jié)果（布局布線后）?；卮疠敵鲂盘?hào)是否有延遲，延遲時(shí)間約為多少？分析是否有出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)。延遲5200ps3、時(shí)序邏輯電路一、實(shí)驗(yàn)?zāi)康?、了解基于Verilog的時(shí)序邏輯電路的設(shè)計(jì)及其驗(yàn)證。2、熟悉利用EDA工具進(jìn)行設(shè)計(jì)及仿真的流程。3、學(xué)習(xí)針對(duì)實(shí)際時(shí)序邏輯電路芯片74HC74、74HC112、74HC194

23、、74HC161進(jìn)行VerilogHDL設(shè)計(jì)的方法。二、實(shí)驗(yàn)環(huán)境Libero仿真軟件。三、實(shí)驗(yàn)內(nèi)容1、熟練掌握Libero軟件的使用方法。2、進(jìn)行針對(duì)74系列時(shí)序邏輯電路的設(shè)計(jì)，并完成相應(yīng)的仿真實(shí)驗(yàn)。3、參考教材中相應(yīng)章節(jié)的設(shè)計(jì)代碼、測(cè)試平臺(tái)代碼（可自行編程），完成74HC74、74HC112、74HC161、74HC194相應(yīng)的設(shè)計(jì)、綜合及仿真。4、提交針對(duì)74HC74、74HC112、74HC161、74HC194（任選一個(gè)）的綜合結(jié)果，以及相應(yīng)的仿真結(jié)果。四、實(shí)驗(yàn)結(jié)果和數(shù)據(jù)處理1、所有模塊及測(cè)試平臺(tái)代碼清單/74HC74代碼/ 74hc74.vmodule d_ff (Set,Reset

24、,Clk,D,Q);input Set,Reset,Clk,D;output Q;reg Q;always (posedge Clk or negedge Reset or negedge Set)beginif(!Reset)begin if(!Set)Q<=D;else Q<=1;end else if(!Set) Q<=0;endendmodule /74HC74測(cè)試平臺(tái)代碼/ 74hc74.vtimescale 1ns/1nsmodule testbench;reg D,Reset,Set,Clk;wire Q;d_ff testbench_dff(D,Clk,Q,S

25、et,Reset);initialbeginClk =0;#400 $finish;endparameter clock_period=20;always#(clock_period/2)Clk=Clk;initialbeginD=0;repeat(20)#20 D=$random;endinitialbeginReset=0;repeat(20)#20 Reset=$random;endinitialbeginSet=0;repeat(20)#20 Set=$random;endendmodule/74HC112代碼module jk_ff(J,K,Clk,Q,Qn); input J,K,

26、Clk; output Q,Qn; reg Q; assign Qn=Q; always (posedge Clk) case(J,K) 2'b00:Q<=Q; 2'b01:Q<=1'b0; 2'b10:Q<=1'b1; 2'b11:Q<=Q; default:Q<=1'bx; endcaseendmodule/74HC112測(cè)試平臺(tái)代碼timescale 1ns/1nsmodule testbench; reg j,k,Clk; wire Q,Qn; parameter clock_period=20; a

27、lways #(clock_period/2) Clk=Clk; initial begin j=0;Clk=0; repeat(20) #20 j=$random; end initial begin k=0; repeat(20) #20 k=$random; end initial #300 $finish; jk_ff testbench_jk(j,k,Clk,Q,Qn);endmodule/74HC161代碼module HC161(CP,CEP,CET,MRN,PEN,Dn,Qn,TC); input CP; input CEP,CET; output3:0 Qn; input M

28、RN,PEN; input3:0 Dn; output TC; reg3:0 qaux; reg TC; always (posedge CP) begin if(!MRN) qaux<=4'b0000; else if(!PEN) qaux<=Dn; else if(CEP&CET) qaux<=qaux+1; else qaux<=qaux; end always (posedge CP) begin if(qaux=4'b1111 && CET=1) TC=1'b1; else TC=1'b0; end as

29、sign Qn=qaux;endmodule/74HC161測(cè)試平臺(tái)代碼timescale 1ns/1nsmodule testbench; reg cp,cep,cet,mrn,pen; reg3:0 dn; wire tc; wire3:0 qn; parameter DELY=20; always #(DELY/2) cp=cp; initial begin cep=1; repeat(15) #DELY cet=$random; end initial begin pen=1; #DELY pen=0; #60 pen=1; end initial begin mrn=1; repea

30、t(20) #15 mrn=$random; end initial #300 $finish; HC161 test(cp,cep,cet,mrn,pen,dn,qn,tc);endmodule/74HC194代碼module HC194(Data,Enable,Shiften,Shiftin,Aclr,Clock,Shiftout); input3:0 Data; input Aclr; input Enable; input Shiften; input Shiftin; input Clock; output Shiftout; reg3:0 Qaux; always (posedge

31、 Aclr or posedge Clock) begin if(Aclr) Qaux=0; else if(Enable) Qaux=Data; else if(Shiften) Qaux=Qaux2:0,Shiftin; end assign Shiftout=Qaux3;endmodule/74HC194測(cè)試平臺(tái)代碼timescale 1ns/1nsmodule testbench; reg3:0 Data; reg Aclr,Enable,Shiften,Shiftin,Clock; wire Shiftout; parameter clock_period=20; always #(

32、clock_period/2) Clock=Clock; initial #400 $finish; initial begin Data=0; repeat(20) #20 Data=$random; end initial begin Clock=0; Aclr=0; #40 Aclr=1; #100 Aclr=0; end initial begin Enable=0; #100 Enable=1; #100 Enable=0; end initial begin Shiften=0; repeat(20) #20 Shiften=$random; end initial begin S

33、hiftin=0; repeat(10) #40 Shiftin=$random; end shift_reg_piso testbench_piso(Data,Enable,Shiften,Shiftin,Aclr,Clock,Shiftout);endmodule2、第一次仿真結(jié)果（任選一個(gè)模塊，請(qǐng)注明）74HC743、綜合結(jié)果RTL圖4、 第二次仿真結(jié)果（綜合后）延遲時(shí)間為：300ps5、第三次仿真結(jié)果（布局布線后） 延遲時(shí)間為：5600ps4、基本門電路、組合電路和時(shí)序電路的程序燒錄及驗(yàn)證一、實(shí)驗(yàn)?zāi)康?、熟悉利用EDA工具進(jìn)行設(shè)計(jì)及仿真的流程。2、熟悉實(shí)驗(yàn)箱的使用和程序下載（燒錄）及測(cè)

34、試的方法。二、實(shí)驗(yàn)環(huán)境及儀器1、Libero仿真軟件。2、DIGILOGIC-2011數(shù)字邏輯及系統(tǒng)實(shí)驗(yàn)箱。3、Actel Proasic3 A3P030 FPGA核心板及Flash Pro4燒錄器。三、實(shí)驗(yàn)內(nèi)容1、新建一個(gè)工程文件，將前面已經(jīng)設(shè)計(jì)好的74HC00、74HC02、74HC04、74HC08、74HC32、74HC86實(shí)例文件導(dǎo)入，在SmartDesign窗口分別添加這6個(gè)模塊，完成相應(yīng)連線。按實(shí)驗(yàn)指導(dǎo)書P175的附錄B.3中所列引腳對(duì)應(yīng)表來分配引腳，最后通過燒錄器燒錄至FPGA核心板上。按分配的引腳連線，實(shí)測(cè)相應(yīng)功能并記錄結(jié)果。詳細(xì)步驟請(qǐng)參考教材及實(shí)驗(yàn)指導(dǎo)書的相關(guān)內(nèi)容。2、新建

35、一個(gè)工程文件，將前面已經(jīng)設(shè)計(jì)好的74HC148、74HC138、74HC153、74HC85、74HC283實(shí)例文件導(dǎo)入，在SmartDesign窗口分別添加這5個(gè)模塊，完成相應(yīng)連線。按實(shí)驗(yàn)指導(dǎo)書P176的附錄B.4中所列引腳對(duì)應(yīng)表來分配引腳，最后通過燒錄器燒錄至FPGA核心板上。按分配的引腳連線，實(shí)測(cè)相應(yīng)功能并記錄結(jié)果。詳細(xì)步驟請(qǐng)參考教材及實(shí)驗(yàn)指導(dǎo)書的相關(guān)內(nèi)容。3、新建一個(gè)工程文件，將前面已經(jīng)設(shè)計(jì)好的74HC4511實(shí)例文件導(dǎo)入，在SmartDesign窗口添加這1個(gè)模塊，完成相應(yīng)連線。按實(shí)驗(yàn)指導(dǎo)書P173的附錄B.2中所列引腳對(duì)應(yīng)表來分配引腳，最后通過燒錄器燒錄至FPGA核心板上。按分配的

36、引腳連線，實(shí)測(cè)相應(yīng)功能并記錄結(jié)果。詳細(xì)步驟請(qǐng)參考教材及實(shí)驗(yàn)指導(dǎo)書的相關(guān)內(nèi)容。4、新建一個(gè)工程文件，將前面已經(jīng)設(shè)計(jì)好的74HC74、74HC112、74HC194、74HC161實(shí)例文件導(dǎo)入，在SmartDesign窗口分別添加這4個(gè)模塊，完成相應(yīng)連線。按實(shí)驗(yàn)指導(dǎo)書P178的附錄B.5中所列引腳對(duì)應(yīng)表來分配引腳，最后通過燒錄器燒錄至FPGA核心板上。按分配的引腳連線，實(shí)測(cè)相應(yīng)功能并記錄結(jié)果。詳細(xì)步驟請(qǐng)參考教材及實(shí)驗(yàn)指導(dǎo)書的相關(guān)內(nèi)容。四、實(shí)驗(yàn)結(jié)果和數(shù)據(jù)處理表4-1 74HC00輸入輸出狀態(tài)輸入端輸出端YABLED邏輯狀態(tài)00亮101亮110亮111滅0表4-2 74HC02輸入輸出狀態(tài)輸入端輸出端

37、YABLED邏輯狀態(tài)00011011表4-3 74HC04輸入輸出狀態(tài)輸入端輸出端YALED邏輯狀態(tài)01表4-4 74HC08輸入輸出狀態(tài)輸入端輸出端YABLED邏輯狀態(tài)00011011表4-5 74HC32輸入輸出狀態(tài)輸入端輸出端YABLED邏輯狀態(tài)00011011表4-6 74HC86輸入輸出狀態(tài)輸入端輸出端YABLED邏輯狀態(tài)00011011表4-7 74HC148輸入輸出狀態(tài)控制十進(jìn)制數(shù)字信號(hào)輸入二進(jìn)制數(shù)碼輸出狀態(tài)輸出I0I1I2I3I4I5I6I7A2A1A0GSEO1XXXXXXXX 0111111110XXXXXXX00XXXXXX010XXXXX0110XXXX01110XXX

38、011110XX0111110X0111111001111111注：X為任意狀態(tài)表4-8 74HC138輸入輸出狀態(tài)使能輸入數(shù)據(jù)輸入譯碼輸出E3A2A1A01XXXXXX1XXXXXX0XXX001000001001001010001011001100001101001110001111注：X為任意狀態(tài)表4-9 74HC153輸入輸出狀態(tài)選擇輸入數(shù)據(jù)輸入輸出使能輸入輸出S1S01I01I11I21I31YXXXXXX1000XXX0001XXX010X0XX010X1XX001XX0X001XX1X011XXX0011XXX10注：X為任意狀態(tài)表4-10 74HC85輸入輸出狀態(tài)比較輸入級(jí)聯(lián)輸

39、入輸出A3A2A1A0B3B2B0B1IA>BIA=BIA<BA>BA=BA<B1XXX0XXXXXX0XXX1XXXXXX11XX10XXXXX00XX01XXXXX101X100XXXX000X001XXXX11011100XXX00100011XXX1101110100001000100001110111011000000000010111111111001注：X為任意狀態(tài)表4-11 74HC283輸入輸出狀態(tài)進(jìn)位輸入4位加數(shù)輸入4位被加數(shù)輸入輸出加法結(jié)果和進(jìn)位CinA4A3A2A1B4B3B2B1CoutS4S3S2S1000000110111111111001

40、110010101000110101010111110000111010011001表4-12 74HC4511輸入輸出狀態(tài)使能輸入數(shù)據(jù)輸入譯碼輸出LEDCBAabcdefg0XXXXXX10XXXXX1100000110000111000101100011110010011001011100110110011111010001101001110101011010111101100110110111011101101111注：X為任意狀態(tài)表4-13 74HC74輸入輸出狀態(tài)輸入輸出置位輸入復(fù)位輸入CPD1Q01XX10XX11011100XX注：X為任意狀態(tài)表4-14 74HC112輸入輸出狀態(tài)輸入輸出置位輸入復(fù)位輸入11J1K1Q01XXX10XXX11111101111000XXX注：X為任意