數(shù)字集成電路知識(shí)點(diǎn)整理

1、Digital IC：數(shù)字集成電路是將元器件和連線集成于同一半導(dǎo)體芯片上而制成的數(shù)字邏輯電路或系統(tǒng)第一章 引論1、數(shù)字IC芯片制造步驟設(shè)計(jì)：前端設(shè)計(jì)（行為設(shè)計(jì)、體系結(jié)構(gòu)設(shè)計(jì)、結(jié)構(gòu)設(shè)計(jì)）、后端設(shè)計(jì)（邏輯設(shè)計(jì)、電路設(shè)計(jì)、版圖設(shè)計(jì)）制版：根據(jù)版圖制作加工用的光刻版 制造：劃片：將圓片切割成一個(gè)一個(gè)的管芯（劃片槽） 封裝：用金絲把管芯的壓焊塊（pad）與管殼的引腳相連 測(cè)試：測(cè)試芯片的工作情況 2、數(shù)字IC的設(shè)計(jì)方法分層設(shè)計(jì)思想： 每個(gè)層次都由下一個(gè)層次的若干個(gè)模塊組成， 自頂向下 每個(gè)層次、每個(gè)模塊分別進(jìn)行建模與驗(yàn)證 SoC設(shè)計(jì)方法：IP模塊（硬核（Hardcore)、軟核（Softcore)、固核

2、（Firmcore）與設(shè)計(jì)復(fù)用 Foundry（代工）、Fabless（芯片設(shè)計(jì)）、Chipless（IP設(shè)計(jì)）“三足鼎立”SoC發(fā)展的模式 3、 數(shù)字IC的質(zhì)量評(píng)價(jià)標(biāo)準(zhǔn)（重點(diǎn)：成本、延時(shí)、功耗，還有能量啦可靠性啦驅(qū)動(dòng)能力啦之類的） NRE (Non-Recurrent Engineering) 成本設(shè)計(jì)時(shí)間和投入，掩膜生產(chǎn)，樣品生產(chǎn)一次性成本Recurrent 成本工藝制造（silicon processing），封裝（packaging），測(cè)試（test） n 正比于產(chǎn)量 一階RC網(wǎng)路傳播延時(shí)：正比于此電路下拉電阻和負(fù)載電容所形成的時(shí)間常數(shù)功耗：emmmm自己算4、 EDA設(shè)計(jì)流程IP設(shè)計(jì)

3、 系統(tǒng)設(shè)計(jì)（SystemC） 模塊設(shè)計(jì)（verilog） 綜合版圖設(shè)計(jì)(.ICC) 電路級(jí)設(shè)計(jì)（.v 基本不可讀）綜合過程中用到的文件類型(都是synopsys版權(quán))：可以相互轉(zhuǎn)化.db（不可讀） .lib（可讀）加了功耗信息 .sdb .slib第2章 器件基礎(chǔ)1、 保護(hù)IC的輸入器件以抗靜電荷（ESD保護(hù)）2、 長(zhǎng)溝道器件電壓和電流的關(guān)系：3、 短溝道器件電壓和電流關(guān)系速度飽和：當(dāng)沿著溝道的電場(chǎng)達(dá)到臨界值C時(shí)，載流子的速度由于散射效應(yīng)（載流子之間的碰撞）而趨于飽和。C取決于摻雜濃度和外加的垂直電場(chǎng)強(qiáng)度器件在VDS達(dá)到VGS -VT 之前就已經(jīng)進(jìn)入飽和狀態(tài)，所以與相應(yīng)的長(zhǎng)溝道器件相比，短溝道

4、器件飽和區(qū)范圍更大反面整理P63 3.3.2 靜態(tài)狀態(tài)下的MOS晶體管相關(guān)參數(shù)以及公式（尤其是速度飽和）4、 MOS管二階效應(yīng)閾值變化：隨著器件尺寸的縮小，閾值電壓變成與L、W、VDS有關(guān)短溝效應(yīng)（漏端感應(yīng)勢(shì)壘降低（DIBL）：電壓控制耗盡區(qū)寬度，VDS提高將會(huì)導(dǎo)致勢(shì)壘降低，甚至過高的VDS將會(huì)導(dǎo)致源漏短路，稱為源漏穿流窄溝效應(yīng)：溝道耗盡區(qū)并不立即在晶體管邊沿終止，而是會(huì)向絕緣場(chǎng)氧下面延伸一些，柵電壓必須維持這一額外的耗盡電荷才能建立一條導(dǎo)電溝道，在W值較小時(shí)將會(huì)引起閾值電壓升高亞閾值導(dǎo)通：在VGS接近甚至略小于VT時(shí)，ID仍然存在熱載流子效應(yīng)：原因：小尺寸器件中的強(qiáng)電場(chǎng)引起高能熱電子與晶格碰

5、撞產(chǎn)生電子空穴對(duì)，引起襯底電流；電子在強(qiáng)總校電廠的作用下穿過柵氧，引起柵電流。影響：改變閾值電壓、使器件參數(shù)變差，特性不穩(wěn)，電路失效；襯底電流引起噪聲以及動(dòng)態(tài)節(jié)點(diǎn)漏電。處理方法：LDD（lightly doped drain）:在源漏區(qū)與溝道間加一段電阻率較高的輕摻雜區(qū)?？梢詼p小熱載流子效應(yīng)，增大源漏端耐壓范圍，但是輕摻雜區(qū)會(huì)導(dǎo)致器件跨導(dǎo)減小，漏源電流減小閂鎖效應(yīng)：寄生雙極型晶體管互相提供基極電流，正反饋至短路第3章 互連線1、 MOS IC的三層互連線上層金屬互連線中層的多晶硅連線 下層的擴(kuò)散區(qū)連線 2、 互連線模型：集總RC模型（Elmore延時(shí)）集總RC 模型（考慮導(dǎo)線電阻）：導(dǎo)線分段，

6、每段導(dǎo)線的導(dǎo)線電阻集總成一個(gè)電阻 R，電容集總成一個(gè)電容C n 第4章 反相器1、 再生性：再生性保證一個(gè)受干擾的信號(hào)在通過若干邏輯級(jí)后逐漸收斂回到額定電平中的一個(gè)具備再生性的條件：過渡區(qū)增益絕對(duì)值大于一2、扇出系數(shù)：輸出端連接同類門的最多個(gè)數(shù) 扇入系數(shù)：?jiǎn)蝹€(gè)邏輯門能夠承受的數(shù)字信號(hào)輸入最大量3、靜態(tài)CMOS反相器的特點(diǎn)：1、輸出高電平和低電平分別為VDD和GND。信號(hào)電壓擺幅等于電源電壓，噪聲容限很大；2、采用無比邏輯，邏輯電平與器件尺寸無關(guān)，晶體管可以采用最小尺寸，且翻轉(zhuǎn)時(shí)不會(huì)因?yàn)槌叽缭O(shè)計(jì)原因出現(xiàn)錯(cuò)誤，穩(wěn)定性高3、輸出阻抗小，穩(wěn)態(tài)時(shí)在輸出和VDD或GND之間總存在一條具有有限電阻的通路，對(duì)

7、噪聲和干擾不敏感4、輸入阻抗高，不消耗直流輸入電流，理論上可以驅(qū)動(dòng)無限多個(gè)門5、不考慮泄露功耗的情況下，沒有靜態(tài)功耗（CMOS取代NMOS的原因）4、CMOS反相器靜態(tài)特性開關(guān)閾值：定義為VM=Vout的點(diǎn)，在這一區(qū)域由于VGS=VDS，上管下管都是飽和的（長(zhǎng)溝短溝分為速度飽和和普通飽和），使通過兩個(gè)晶體管的電流相等即可得到VM的解析表達(dá)式，推導(dǎo)過程見書上P134，反面自己推導(dǎo)一遍。噪聲容限VIL，VIH：根據(jù)定義，是反相器增益為-1時(shí)的輸入，但是太難算了，就用了線性近似，推導(dǎo)過程見書上P136，反面自己推導(dǎo)一遍。5、CMOS反相器動(dòng)態(tài)特性電容：巴拉巴拉巴拉巴拉一堆公式反正感覺沒啥用傳播延時(shí)：

8、在輸入和輸出反轉(zhuǎn)的50%之間的時(shí)間，正比于這個(gè)電路的下拉電阻和負(fù)載電容所形成的時(shí)間常數(shù)傳播延時(shí)性能優(yōu)化設(shè)計(jì)：減小負(fù)載電容（自身擴(kuò)散電容，連線電容，扇出電容）加大晶體管尺寸優(yōu)點(diǎn)：增加了驅(qū)動(dòng)能力（增大充放電電流，降低導(dǎo)通電阻）缺點(diǎn)：擴(kuò)散電容增大，從而使負(fù)載電容增大 柵電容增加，使前一級(jí)的扇出電容增加提高電源電壓缺點(diǎn)：VDD增加到一定程度，對(duì)延時(shí)的優(yōu)化效果不明顯功耗增加出于可靠性烤爐，VDD具有嚴(yán)格的上限反相器鏈的性能優(yōu)化：要求每一級(jí)的尺寸時(shí)與其相鄰前后兩個(gè)反相器尺寸的幾何平均數(shù)（Cg為輸入的柵電容）這一段一定要回頭看書看PPT??！5、 反相器功耗分析（感覺好像都會(huì)，回頭掃一眼就成，還有能連延時(shí)積啥

9、的）動(dòng)態(tài)功耗：對(duì)負(fù)載電容充電和放電造成的功耗短路功耗：開關(guān)過程中電源和地之間順吉納的直流通路造成的功耗靜態(tài)功耗：穩(wěn)定輸出高電平或低電平時(shí)的直流功耗，漏電流造成第六章 CMOS組合邏輯門的設(shè)計(jì)1、靜態(tài)CMOS組合邏輯電路在每一時(shí)間（除切換期間）每個(gè)門的輸出總是通過低阻連至VDD 或GND。穩(wěn)態(tài)時(shí)，門的輸出值總是由電路所實(shí)現(xiàn)的布爾函數(shù)決定。它不同于動(dòng)態(tài)電路：動(dòng)態(tài)電路把信號(hào)值暫時(shí)存放在高阻抗電路節(jié)點(diǎn)電容上。 合2、 靜態(tài)電路類型：互補(bǔ)CMOS有比邏輯（偽NMOS和DCVSL）傳輸晶體管邏輯（Pass-Transistor Logic） 3、 互補(bǔ)CMOS經(jīng)驗(yàn)規(guī)則：晶體管看作是由其柵端信號(hào)控制的開關(guān)。

10、 PDN用NMOS器件，PUN用PMOS器件（否則會(huì)有閾值損失）實(shí)現(xiàn)N輸入的邏輯門需要晶體管數(shù)目為2N。 4、 互補(bǔ)CMOS靜態(tài)特性：高噪聲容限沒有靜態(tài)功耗直流電壓傳輸特性和噪聲容限與數(shù)據(jù)輸入模式有關(guān)5、 互補(bǔ)CMOS傳播延時(shí)（我覺得這里可以考一道速度快慢的定性分析）e.g.6、 互補(bǔ)CMOS尺寸設(shè)計(jì)：為了使NAND網(wǎng)的下拉延時(shí)與最小尺寸的反相器相同，在PDN串聯(lián)網(wǎng)絡(luò)中的NMOS器件必須設(shè)計(jì)成兩倍寬（同樣功能晶體管電容減半），以使NAND下拉網(wǎng)絡(luò)的等效電阻與反相器相同而PMOS器件可以維持不變。7、 互補(bǔ)CMOS大扇入時(shí)的設(shè)計(jì)技巧：調(diào)整（加大）晶體管尺寸（減小電阻但增大了電容，還會(huì)給前級(jí)加大負(fù)

11、載，只有當(dāng)CL>>Cint才能用）逐級(jí)加大晶體管尺寸，使影響最大的晶體管電容最?。ǖ赡軙?huì)使版圖設(shè)計(jì)復(fù)雜，晶體管間距不得不加大，導(dǎo)致內(nèi)部電容增加）重新安排輸入（定義：外層輸入：接近電源或地的輸入，內(nèi)層輸入：接近輸出端的輸入，最遲到達(dá)的輸入信號(hào)應(yīng)當(dāng)作為內(nèi)層輸入（放在接近輸出端處）以避免多次延時(shí)）重組邏輯結(jié)構(gòu)：延時(shí)與扇入的平方關(guān)系使得輸入太多時(shí)反轉(zhuǎn)變得極慢，可以將多輸入轉(zhuǎn)化為多級(jí)插入緩沖器隔離扇入與扇出（減小電容減小時(shí)間常數(shù)）8、 組合邏輯鏈的性能優(yōu)化首先我們明確一個(gè)概念：驅(qū)動(dòng)能力（帶負(fù)載能力）就是輸出電阻，越小越強(qiáng)反相器延時(shí)： 一般邏輯門的延時(shí)： p-（歸一化）本征延時(shí)：本征延時(shí)與門

12、的類型有關(guān)，但它與門的尺寸 （晶體管寬度的加倍）無關(guān)g-邏輯努力（logical effort）：對(duì)于給定的 負(fù)載，一個(gè)門的輸入電容和與它具有相同輸出電流的反相器的輸入電容的比。邏輯努力與門的類型有關(guān)，但它與門的尺寸（晶體管寬度的加倍）無關(guān) f-等效扇出（fanout）：又稱為“電氣努力”，對(duì)于反相器， 有 尺寸計(jì)算：并聯(lián)不變，串聯(lián)乘以串聯(lián)的次數(shù)。 g=（P網(wǎng)輸入管平均尺寸+N網(wǎng)輸入管平均尺寸）/3（輸入電容之比）努力與延時(shí)及尺寸關(guān)系的具體計(jì)算見書 對(duì)組合邏輯鏈性能優(yōu)化的小結(jié) 1 邏輯努力的概念可以用來快速比較各種電路結(jié)構(gòu)的延時(shí)特性。例如：在互 補(bǔ)CMOS結(jié)構(gòu)中，NANF門比NOR門好。 2

13、邏輯鏈中當(dāng)各級(jí)的努力延時(shí)（h）相同并且接近等于4時(shí)，整個(gè)邏輯鏈路徑 的延時(shí)最快。采用“較少”級(jí)數(shù)（邏輯門的數(shù)目較少）時(shí)，邏輯鏈未必最 快；采用“大尺寸”邏輯門時(shí)，邏輯鏈未必最快，卻會(huì)增加面積和功耗。 3 邏輯鏈的路徑總延時(shí)對(duì)于級(jí)數(shù)偏高“最優(yōu)級(jí)數(shù)”的敏感程度不大。使每級(jí) 的努力延時(shí)稍大于4可減少面積與功耗，但速度減慢不多。但當(dāng)每級(jí)的努 力延時(shí)大于68時(shí)，速度會(huì)明顯變慢。4 當(dāng)單個(gè)邏輯門的輸入數(shù)目增多時(shí)，它的邏輯努力也增大，一般限制單個(gè)邏 輯門的輸入數(shù)目為4個(gè)。當(dāng)輸入數(shù)超過4時(shí)，一般需要把這個(gè)復(fù)雜門分解成 多級(jí)的簡(jiǎn)單門9、 互補(bǔ)CMOS的功耗優(yōu)化邏輯門的翻轉(zhuǎn)受拓?fù)浣Y(jié)構(gòu)和信號(hào)時(shí)序的影響 n 翻轉(zhuǎn)概率

14、 n 毛刺引起虛假翻轉(zhuǎn) 降低光開關(guān)活動(dòng)性的方法邏輯重組輸入排序（ 推遲具有較高翻轉(zhuǎn)率的信號(hào)）減少資源的分時(shí)復(fù)用 n 均衡信號(hào)路徑減少毛刺 10、 有比邏輯目的：減少互補(bǔ)CMOS中的器件數(shù) Ø 方法：不用PDN和PUN組合，而用NMOS的PDN實(shí)現(xiàn)邏輯功能，用簡(jiǎn)單負(fù)載器件實(shí)現(xiàn)上拉缺點(diǎn)：降低了穩(wěn)定性、增加功耗 11、有比邏輯（偽NMOS）特點(diǎn)：晶體管數(shù)目N + 1個(gè) Ø 輸出高電平VOH = VDD Ø 輸出低電平VOL 不為0，降低了噪聲容限，增加靜態(tài)功耗 負(fù)載器件相對(duì)于下拉器件的尺寸比，會(huì)影響噪聲容限、傳播延時(shí)、功耗 等，甚至是邏輯功能 設(shè)計(jì)偽NMOS，要折中考慮

15、： Ø 1） 減少靜態(tài)功耗，負(fù)載PMOS管要小 Ø 2） 得到較大的NML，VOL要低=> (W/L)n / (W/L)p大，負(fù)載PMOS管要小 Ø 3） 減小tpLH， 負(fù)載PMOS管要大 Ø 4） 1），2）和3）矛盾，速度快的門消耗更多的靜態(tài)功耗，且會(huì)減小噪聲容限。 n 用偽NMOS設(shè)計(jì)大扇入的復(fù)合門具有吸引力的原因： Ø N+1個(gè)晶體管，面積小，寄生電容小 對(duì)前級(jí)負(fù)載小，每個(gè)輸入只接到一個(gè)晶體管 Ø 輸出低電平時(shí)有靜態(tài)功耗，適合大多數(shù)情況下輸出為高電平的情況，如存儲(chǔ)器的地址譯碼電路14、 有比邏輯（DCVSL差分串聯(lián)電壓

16、開關(guān)邏輯）輸入具有互補(bǔ)形式同時(shí)產(chǎn)生互補(bǔ)輸出，消除了反相信號(hào)所需要額外反相器 輸出節(jié)點(diǎn)電容小(和偽NMOS相同) 反饋機(jī)制保證了能夠關(guān)斷不需要的負(fù)載器件 消除靜態(tài)功耗(增加了轉(zhuǎn)換功耗) 下拉網(wǎng)絡(luò)PDN1和PDN2互補(bǔ)，實(shí)現(xiàn)邏輯功能的互補(bǔ) 有比邏輯，全擺幅（GND和VDD）額外面積開銷(有兩個(gè)下拉網(wǎng)絡(luò)) 布線復(fù)雜，動(dòng)態(tài)功耗高15、 傳輸管邏輯需要的器件數(shù)少：N個(gè)晶體管 Ø 沒有靜態(tài)功耗，無比邏輯互補(bǔ)的數(shù)據(jù)輸入輸出 ü 屬于靜態(tài)邏輯設(shè)計(jì)具有模塊化的特點(diǎn) NMOS傳輸高電平有閾值損失，導(dǎo)致驅(qū)動(dòng)能力下降，且由于充電過程中柵源電壓一直降低充電速度會(huì)比較慢。甚至?xí)a(chǎn)生如下問題。16、 傳

17、輸管邏輯驅(qū)動(dòng)問題解決方案解決方案1：電平恢復(fù)晶體管1、完全無靜態(tài)功耗，但考慮過渡情形時(shí)，需要仔細(xì)確定尺寸 2、增加了內(nèi)部節(jié)點(diǎn)內(nèi)容，關(guān)斷時(shí)有信號(hào)競(jìng)爭(zhēng)，降低了門的速度3、PMOS的導(dǎo)通加速了上拉，因而減少了輸出（反相器）的下降時(shí)間 解決方案2：傳輸管用低閾值晶體管（VT = 0） 優(yōu)點(diǎn)：幾乎沒有閾值損失 Ø缺點(diǎn)：會(huì)產(chǎn)生漏電流（亞閾值）解決方案3：采用傳輸門（Transmission Gate）邏輯 6個(gè)晶體管，比互補(bǔ)CMOS實(shí)現(xiàn)少一半 F總有一條路徑到VDD 或GND，是低阻節(jié)點(diǎn) 傳輸們延時(shí)：減少傳輸門鏈的延時(shí)：插入緩沖器切斷長(zhǎng)的傳輸門鏈 17、 傳輸管傳輸門比較（1） 傳輸管的優(yōu)點(diǎn)：寄

18、生電容小，速度快，屬無比邏輯缺點(diǎn)：閾值損失，噪聲容限差，會(huì)引起下一級(jí)靜態(tài)功耗，MOS管的導(dǎo)通電阻隨電壓變化而變化（2） 全傳輸門優(yōu)點(diǎn)：無閾值損失，MOS開關(guān)的導(dǎo)通電阻基本為常數(shù)缺點(diǎn)：必須提供正反控制信號(hào)，版圖設(shè)計(jì)效率低，電容大18、 靜態(tài)CMOS分析方法結(jié)構(gòu)、邏輯類型、性能（延時(shí)、穩(wěn)定性，輸入輸出電阻（給前級(jí)的負(fù)載和對(duì)后級(jí)的驅(qū)動(dòng)能力）、功耗19、 動(dòng)態(tài)CMOS在靜態(tài)邏輯電路中，每一個(gè)時(shí)間點(diǎn)（開關(guān)瞬態(tài)除外）輸出都通過一條低阻的路徑連接到VDD 或GND 動(dòng)態(tài)邏輯電路依賴于信號(hào)值在高阻節(jié)點(diǎn)（求值期間或求值后）的電容上暫時(shí)存儲(chǔ)。 分兩相工作：預(yù)充（Precharge）求值（Evaluate）面積?。?/p>

19、N+2個(gè)管子）速度快（管子少，CL小，拉高無延時(shí)，預(yù)充就已經(jīng)拉高了，選擇大PMOS可以加快預(yù)充，但是也會(huì)加大CL，使得拉低時(shí)間變長(zhǎng)）全擺幅雖然沒有了靜態(tài)功耗，但是始終一直在翻轉(zhuǎn)，開關(guān)活動(dòng)性很高，導(dǎo)致總功耗很高優(yōu)勢(shì)： ü 晶體管少，CL小，每個(gè)扇入對(duì)前級(jí)只表現(xiàn)為一個(gè)負(fù)載晶體管 ü 每個(gè)周期最多只能翻轉(zhuǎn)一次，沒有毛刺和虛假翻轉(zhuǎn) ü 不存在短路功耗 Ø 劣勢(shì)： ü 時(shí)鐘功耗大，時(shí)鐘節(jié)點(diǎn)每個(gè)時(shí)鐘周期都要翻轉(zhuǎn) ü增加抗漏電器件時(shí)可能會(huì)有短路功耗 ü 較高的開關(guān)活動(dòng)性 噪聲容限：輸出高電平時(shí)，動(dòng)態(tài)邏輯門的輸出阻抗很大。因此 ，輸出電平對(duì)

20、噪聲和干擾很敏感！其它信號(hào)的電容性耦合，可 能造成節(jié)點(diǎn)電荷損失，而且不能恢復(fù)。 20、 動(dòng)態(tài)門的信號(hào)完整性問題電荷泄露（翻篇兒機(jī)關(guān)和亞閾值漏電引起）：為了防止泄露導(dǎo)致電平變化，要有較高的時(shí)鐘頻率，可以加電平恢復(fù)器，這里叫泄露晶體管，但是這樣PDN導(dǎo)通時(shí)就會(huì)與泄露管產(chǎn)生競(jìng)爭(zhēng)，變成有比邏輯，產(chǎn)生短路功耗電荷分享：求值時(shí)CL與PDN網(wǎng)絡(luò)寄生電容分享電荷，可以給寄生電容節(jié)點(diǎn)預(yù)充電解決，但是會(huì)增加面積和功耗。電容耦合：解決辦法：預(yù)充期間置所有輸入為0，求值期間輸入只能進(jìn)行單個(gè)的01翻轉(zhuǎn) 時(shí)鐘饋通：由于預(yù)充器件的柵漏電容引起的預(yù)充器件的時(shí)鐘輸入與動(dòng)態(tài)輸出節(jié)點(diǎn)間的耦合效應(yīng)。動(dòng)態(tài)輸出節(jié)點(diǎn)的電壓可能上升到VDD

21、以上21、 多米諾邏輯扇出由一個(gè)低阻抗輸出的靜態(tài)反相器驅(qū)動(dòng)，提高了抗噪聲能力 Ø 緩沖器隔離了內(nèi)部和外部電容，減少了動(dòng)態(tài)輸出節(jié)點(diǎn)的電容 Ø 可以利用反相器驅(qū)動(dòng)一個(gè)泄漏器件抵抗漏電和電荷重新分布 預(yù)充期間置所有輸入為0，求值期間輸入只能進(jìn)行單個(gè)的01翻轉(zhuǎn)，這樣的話就不會(huì)存在預(yù)充管和PDN同時(shí)導(dǎo)通的情況，也就可以取消求值管：減少了時(shí)鐘負(fù)載，提高下拉驅(qū)動(dòng)能力，但會(huì)增加預(yù)充電周期 第七章 時(shí)序邏輯電路設(shè)計(jì)的設(shè)計(jì) 1、動(dòng)態(tài)存儲(chǔ)器要求定期刷新，要求從電容中讀出信號(hào)時(shí)不會(huì)干擾所存儲(chǔ)的電荷，因此要求通過具有高輸入阻抗的器件來讀取速度快，面積小 n2、靜態(tài)存儲(chǔ)器對(duì)擾動(dòng)不敏感 n速度相對(duì)慢，面

22、積相對(duì)大信號(hào)可以無限保持3、 時(shí)序參數(shù)的一般定義 （1） 建立（set-up）時(shí)間：tsu （2） 維持（hold）時(shí)間：thold （3） 時(shí)鐘至輸出（clk-q）時(shí)間（max）：tclk-q （4） 時(shí)鐘周期：T （5） 數(shù)據(jù)至輸出（d-q）時(shí)間（max）：td-q 4、 雙穩(wěn)電路5、 基于多路開關(guān)的鎖存器傳輸門實(shí)現(xiàn)缺點(diǎn)：時(shí)鐘信號(hào)的活性系數(shù)為1，有4個(gè)負(fù)載，功耗很大。 傳輸管實(shí)現(xiàn) 優(yōu)點(diǎn)：時(shí)鐘負(fù)載減小 Ø 缺點(diǎn)：第一個(gè)反相器的輸入的高電平降低，從而影響噪聲容限和開關(guān)性能，產(chǎn)生靜態(tài)功耗 6、 主從（邊沿）寄存器（兩個(gè)反相的基于多路開關(guān)的鎖存器串聯(lián)）多路選擇器實(shí)現(xiàn)：強(qiáng)制寫入實(shí)現(xiàn)：優(yōu)點(diǎn)：

23、時(shí)鐘晶體管的數(shù)目從8降到4 Ø 缺點(diǎn)：有比，強(qiáng)制寫入。T1及其源驅(qū)動(dòng)必須比I2 強(qiáng)。設(shè)計(jì)復(fù)雜。反向傳導(dǎo)，T2 和I4 共同影響存儲(chǔ)在I1I2 中的數(shù)據(jù)7、 時(shí)鐘交疊引起的問題可以換用兩相不交疊時(shí)鐘8、 靜態(tài)SR觸發(fā)器時(shí)鐘控制的SR觸發(fā)器（同步時(shí)序電路）9、 簡(jiǎn)化的時(shí)鐘同步SR觸發(fā)器 10、 動(dòng)態(tài)存儲(chǔ)器比靜態(tài)Latch和Register簡(jiǎn)單基于在寄生電容上存儲(chǔ)電荷，由于漏電需要周期刷新，適用于高頻時(shí)序電路高阻抗的內(nèi)部動(dòng)態(tài)節(jié)點(diǎn)易受噪聲源的干擾n讀操作不破壞信息：因此需要輸入高阻抗的器件漏電影響了低功耗技術(shù)（例如無法停止時(shí)鐘以節(jié)省功耗）n 解決漏電的辦法：增加一個(gè)弱反饋反相器，構(gòu)成偽靜態(tài) Ø 這會(huì)增加抗噪聲能力，但會(huì)增加延時(shí) Ø 除高性能數(shù)據(jù)通路外，一般均應(yīng)使寄存器成為偽靜態(tài)的或靜態(tài)的 11、 C²MOSClocked CMOS C²MOS與傳輸門相比較的優(yōu)點(diǎn)：對(duì)時(shí)鐘交疊不敏感對(duì)傳輸門，不論其輸出端是0還是1，輸出端數(shù)據(jù)能被鎖存住而不發(fā)生變 化的條件是：P管和N管必須同時(shí)關(guān)閉，只要有一個(gè)管子不關(guān)閉（例如由 于 ，非造成P管和N管同時(shí)導(dǎo)通），則輸出端就會(huì)受輸入端的影響。而對(duì)于C²MOS（例如當(dāng)N管接而P