總線時(shí)序分析方法

1、高速數(shù)字總線時(shí)序分析及計(jì)算方法High Speed Digital Parallel Bus Timing Analysisand Calculation Method朱永輝UTStarcom 深圳研發(fā)中心 Common Hardware摘要：本文先從簡(jiǎn)單數(shù)字總線模熨開(kāi)始，全面分析了各種因素卜高速數(shù)字總線時(shí) 序裕量的計(jì)算方法，并推導(dǎo)出浪本的汁笄公式。然后以島速SDRAM總線為 實(shí)例，分析了三種時(shí)鐘模式下時(shí)序裕量的計(jì)算實(shí)例。最后以此理論為指導(dǎo)，對(duì)X 項(xiàng)目SDRAM總線作出了最優(yōu)化的調(diào)整。Abstract: Based on basic digital bus model, this paper

2、completely summarize timimg budget analysis of high speed digital bus under various situations, and deduce the basic calculation equation. Then, based on high speed SDRAM bus, this paper analyze the timing budget calculation examples in three clocking modes And finally, an optimal timing adjust ion

3、is made for X project according to the theory of this pape 匚關(guān)鍵詞：高速數(shù)字總線,時(shí)序分析，時(shí)序裕量計(jì)算,SDRAM總線，總線時(shí)序調(diào) 整Keyword: High Speed Digital Bus. Timing Analysis, Timing Budget Calculation, SDRAM bus, Bus Timing Adjusting1. 總線時(shí)序分析的目的許炙項(xiàng)H都面臨著開(kāi)發(fā)，測(cè)試時(shí)間短，而lime-to-Market JK力乂很人，在這種情況卜如 何設(shè)計(jì)町靠的數(shù)字系統(tǒng)，對(duì)工程師是一個(gè)很人的挑戰(zhàn)。保證數(shù)字總線時(shí)序的町

4、靠性是數(shù)字系 統(tǒng)可靠工作的最重要的前提.特別在通信系統(tǒng)中,對(duì)系統(tǒng)吞吐量,CPU處理能力等耍求越 來(lái)越高，因此必須要用到各種各樣的高速數(shù)字總線，如內(nèi)存的SDRAM, DDR接II,高速 的CPU接I I以及芯片2間的并行"連接I I等。這比癸型的總線基本上工作在100MHz頻率 以上,每個(gè)時(shí)鐘周期小丁 10納秒（10-9秒），在這么高的速度下,數(shù)據(jù)總線上每一個(gè)時(shí)鐘周 期內(nèi)耍求數(shù)據(jù)被正確地讀出和寫(xiě)入，保證這一過(guò)程的并不是單單憑設(shè)計(jì)經(jīng)驗(yàn)而是要旅對(duì)總線 時(shí)序的理解和精確的計(jì)算。如果發(fā)生數(shù)字總線的時(shí)序錯(cuò)謀，會(huì)導(dǎo)致謀碼，卄法指令法地 址存取直至系統(tǒng)不能川動(dòng)等不川預(yù)測(cè)的災(zāi)難性后果。本文總結(jié)了數(shù)字總

5、線時(shí)廳分析及計(jì)舁方 法，并且對(duì)SDRAM總線的時(shí)序計(jì)算做出了全而的總結(jié)。I 時(shí)序分析的目的：為了使數(shù)據(jù)總線上的數(shù)據(jù)正確地被輸入芯片根據(jù)時(shí)鐘鎖存，也就是 輸出芯片必須滿足輸入芯片的輸入建立時(shí)間和輸入保持時(shí)間的要求.2. 總線時(shí)序分析及基本模型計(jì)算2. 1簡(jiǎn)單總線模型總線的模型如圖一所示,IC1輸出數(shù)據(jù)到IC2,并且IC1和IC2在同一時(shí)鐘Clock卜工 作。圖二表明了-般總線的時(shí)序關(guān)系，當(dāng)IC1輸出數(shù)據(jù)時(shí)，IC1在上升沿Z后打出數(shù)據(jù)，上 升沿到數(shù)據(jù)在數(shù)據(jù)總線上仃效的時(shí)間稱為時(shí)鐘到數(shù)據(jù)的延時(shí)，即Tcoo然后輸入芯片IC2會(huì) 在卜一個(gè)時(shí)鐘的上升沿去鎖存數(shù)據(jù)總線上的數(shù)據(jù)。CLOCK /DATA Fig

6、ure: 1總線電路模型Figure: 2總線時(shí)序圖Teo：芯片輸出數(shù)據(jù)時(shí)，時(shí)鐘上升沿后，數(shù)據(jù)在數(shù)據(jù)總線上仃效的時(shí)間（時(shí)鐘到數(shù)據(jù)延時(shí)）, 此數(shù)據(jù)需耍用到最人值Tcomax及最小值Tcomin。Tsu：芯片作為輸入時(shí)，數(shù)據(jù)所需的建立時(shí)間（時(shí)鐘上升沿前數(shù)據(jù)維持的時(shí)間），建立時(shí)間的 滿足永遠(yuǎn)以最小值來(lái)計(jì)算。Th：芯片作為輸入時(shí)，數(shù)據(jù)所石的保持時(shí)間（時(shí)鐘卜降沿后維持的時(shí)間），保持時(shí)間的滿足 永遠(yuǎn)是最小值來(lái)計(jì)算。從以上時(shí)序分析的冃的町知，IC1的輸出數(shù)據(jù)在數(shù)據(jù)總線上的維持時(shí)間必須要滿足IC2 的建立時(shí)間（Tsu）及保持時(shí)間（Th）的最小需求。我們假設(shè)時(shí)鐘同時(shí)到達(dá)IC1和IC2的時(shí)鐘輸入端，那么為了滿足I

7、C1的輸出必須滿足 IC2正確輸入的條件。從輸入的Tsu考慮：Tsu = Tclk _ Teo max為了滿足Tsu的條件，Tsu必須：Tclk 一 Teo max > Tsu =>Tclk > Tsu + Teo max從上而式了，我們還町以推算出，在給定的時(shí)蝕頻率卜，輸入的建立時(shí)間的時(shí)序裕鳳SetupTimeM arg in - Tclk 一 Tsu 一 Teo max（1）從上面的式子，我們可以得出一個(gè)重婆結(jié)論：I如果電路板在輸入的建立時(shí)間方面發(fā)生問(wèn)題，我們可以通過(guò)降低芯片的運(yùn)行頻率（増 大Tclk）來(lái)滿足所需的建立時(shí)間的要求.從輸入的Th考慮：min > Th從

8、上面的式子我們可以推算出輸入保持時(shí)間的時(shí)序裕最:(2)HoldTimeM arg/n = 7co(min) - Th 從(2)式我們可以看到IC輸入時(shí)，可以得出以卜雨要結(jié)論：I數(shù)據(jù)輸入的保持時(shí)間的時(shí)序裕量只和輸入衛(wèi)出芯片本身的特性有關(guān)，而與時(shí)鐘運(yùn)行頻率無(wú)關(guān)，如果PCB走線不能滿足芯片輸入保持時(shí)間的要求，那么簡(jiǎn)單地降低芯片的運(yùn) 行頻率是沒(méi)有任何幫助的.2. 2實(shí)際總線模型時(shí)序裕量計(jì)算如果考左數(shù)據(jù)在PCB上的傳輸延遲和時(shí)鐘到達(dá)發(fā)送和接收芯片的延遲，那么訃算時(shí)序 裕量就會(huì)變得復(fù)雜些，定義以下幾個(gè)變最：Tflight:這個(gè)變杲定義數(shù)據(jù)信號(hào)在PCB傳輸線上到達(dá)輸入點(diǎn)所石的時(shí)間，就是平時(shí)所說(shuō)的傳 輸時(shí)延或

9、飛行時(shí)間。Tskcw:這個(gè)變駁定義時(shí)鐘信兮到達(dá)發(fā)送IC和接收IC時(shí)鐘引腳的時(shí)間差異。Tcrosstalk：由丁伸擾引起的數(shù)據(jù)沿變化，孑致數(shù)據(jù)到達(dá)時(shí)間發(fā)生輕微的搖擺。Tjitter：由于時(shí)鐘抖動(dòng)引起的時(shí)鐘周期的變化考慮這些因素后,建立時(shí)間和保持時(shí)間的裕量就會(huì)相應(yīng)的發(fā)生變化,如卜公式所示:SetupM arg in = Tclk - Teo max- Tsu 一 Tflight + Tskew - Tjitter - Tcrosstalk(3)HoldM arg in = Teo min - Th + TJlight 一 Tskew - Tcrosstalk(4)Tskew是時(shí)鐘到達(dá)兩個(gè)芯片的時(shí)間

10、延遲，這個(gè)參數(shù)在PCB布線時(shí)町以任意調(diào)的。從上面的 式子中,可以看到Tskew在建立時(shí)間和保持時(shí)間中的作用分別為一正一負(fù),因此我們可以 有以下結(jié)論：I如果想通過(guò)調(diào)整時(shí)鐘的延遲來(lái)增加建立時(shí)間的裕量，那么必須犧牲相應(yīng)的保持時(shí)間的裕量。反之如果想增加保持時(shí)間的裕量，那么必須犧牲相應(yīng)的建立時(shí)間的裕量。由J輸入的建立時(shí)間裕彊和保持時(shí)間裕鼠必須人丁零，所以：Tclk - Teo max- Tsu 一 TJlight + Tskew - Tjitter - Tcrosstalk > 0Teo min Th + Tflight Tskew Tcrosstalk > 0從上面的式子，就可以得出數(shù)據(jù)總

11、線所能走的最大距離和最小距離的定量公式：Tflight < Tclk 一 Teo max-Tsu + Tskew - Tjitter - Tcrosstalk(5)Tflighl >Th- Teo min + Tskew + Tcrosstalk(6)這兩個(gè)公式為PCB的布線計(jì)算提供理論的依據(jù)。在Cadence的SPECCTRAQuest的時(shí) 序分析模型，就是根據(jù)這兩個(gè)公式來(lái)計(jì)算。以上基本公式考偲j" Tskew, Tjitter, Tcrosstalk對(duì)時(shí)序裕kt的影響。這些信號(hào)在很炙情 況卜是以正負(fù)的指標(biāo)來(lái)衷明在-淀范川內(nèi)的漂移，山設(shè)計(jì)者無(wú)法預(yù)測(cè)這些指標(biāo)是帯來(lái)正的 影

12、響還是負(fù)的影響，因此以下定義取正負(fù)號(hào)的原則：1. 在計(jì)算公式1中，也就是計(jì)算機(jī)最長(zhǎng)布線時(shí)，這些指標(biāo)所取的正負(fù)號(hào)應(yīng)該使布線長(zhǎng)度值 達(dá)到最小。2. 在計(jì)算公式2中，也就是計(jì)算最短布線時(shí)，這些指標(biāo)所取的正負(fù)號(hào)應(yīng)該使布線長(zhǎng)度值達(dá) 到最大。這兩個(gè)原則會(huì)使我們的時(shí)序計(jì)算達(dá)到最嚴(yán)格的指標(biāo)。3. SDRAM數(shù)據(jù)總線時(shí)序裕量計(jì)算實(shí)例SDRAM是典熨的高速并行總線結(jié)構(gòu)，以卜部分我們以SDRAM總線為例說(shuō)明總線時(shí)序 裕杲計(jì)算方法及原則。和上面介紹的基本原理稍有不同，SDRAM總線是雙向總線，所以必 須分別計(jì)算讀/寫(xiě)兩種情況，才能確定時(shí)序裕量。以卜-圖三是SDRAM總線輸出數(shù)據(jù)時(shí)的時(shí)序圖，另外三張表格分別是SDRAM

13、. SDRAM 控制器，及外部時(shí)鐘芯片的AC時(shí)序指標(biāo)，我們以這些時(shí)序指標(biāo)為依據(jù)進(jìn)行各種SDRAM V. 作方式卜時(shí)序裕鼠計(jì)算。Figure: 3 SDRAM總線數(shù)據(jù)輸出時(shí)序從圖三的SDRAM時(shí)序圖屮叮以看出，輸出芯片在T3上升沿時(shí)準(zhǔn)備輸出數(shù)據(jù)，而輸入 芯片在T4上升沿處，鎖存總線上的數(shù)據(jù)。ACCHARACTERISTICS-7EPARAMETERSYIVBOLMINrviAXAccess time from CLK (pos. edge)CL = 3SC5.4CL = 2SC5.4Address hold timelAH0.8Address setup timelAS1.5CLK high-l

14、evel widthU2.5CLK low-level widthtCL2.5Clock cycle timeCL = 3WK(3)7CL = 2lCK(2)7.5CKE hold timeIKH0.9CKC setup time»CKS1.5CSl RAS± CAS札 WE DQM hold timetCMM0.9CW RAS*, CAS粒 W". DQM setup timetCMS1.5Data-in hold timetDH0.8Data-in setup timelDS1.5Data-out high-iinpedance timeCL = 3tHZ(3

15、)5.4CL = 2lHZ(2)54Data-out low-impedance timetLZ1Data-out hold time (load)lOH3Figure: 4 SDRAM 時(shí)序指標(biāo)SignalsDescription133MHzUnitsLoadingMin.Max.ECC7:0Setup0.8nsSData630Setup1.3nsSData63:OT ECC7:0Hold0.4nsSCAS*, BankSel(1:0Output Delay1.13 1ns50pFDAdr12:0Output Delay1.136ns50pFSDaM*7:0JOutput Delay1.13

16、.7ns30pFSDOT7:0h DWrVSRAS*Output Delay1.137ns50pFSCS3:0rOutput Delay1.238ns50pFSData63:OT SCS(3:OaOutput Delay1.238ns30pFECC7:0Output Delay1.34 1ns30pFFigure: 5 SDRAM控制誥時(shí)序指標(biāo)TO"Cycle to Cycle Jitter""】t/-100Aliy Output to An/ Cutput SkevM代fiquncy150D fferent frequency300Figure: 6時(shí)鐘芯片技術(shù)

17、指標(biāo)3. 1外部時(shí)鐘源統(tǒng)一提供時(shí)鐘工作方式這種SDRAM的工作方式如下圖所示：33MHz50PPMFigure: 7：外部時(shí)鐘源統(tǒng)一提供時(shí)鐘工作方式在這種SDRAM匸作方式卜，外部時(shí)蝕源統(tǒng)一產(chǎn)生時(shí)鐘，然后分發(fā)到SDRAM控制器 和SDRAM芯片的時(shí)鐘引腳。3. 1.1從寫(xiě)路徑考慮此時(shí)SDRAM控制器輸出數(shù)據(jù)到SDRAM芯片，則SDRAM控制器的輸出必須滿足 SDRAM芯片的建立時(shí)間和保持時(shí)間的要求，此時(shí)Tsu = 1.5ns.Th = 0.8/5晶體是輸出33MHz, 50PPM, I大I此：Tjitler_osc = 1/33M 仕：* 50/1000000 = 0.00152恥=±

18、;0.00076恥 ° 一般的時(shí)序裕鼠都是十分Z納秒級(jí)別的，從上式中我們町以知道胡體的Jitter非常小，在 實(shí)際的時(shí)序計(jì)算屮完全可以忽略為零。從時(shí)鐘芯片的技術(shù)指標(biāo)圖中可知輸出時(shí)鐘的川血為土 lOOps,即土0. lnso由丁我們忽略了 晶體的J itter指標(biāo)，因此:Tjitler = ±0.1$在PCB布線屮，我們可以把從時(shí)鐘芯片出來(lái)的兩個(gè)時(shí)鐘到SDRAM控制器和SDRAM布得 完全等長(zhǎng)，因此時(shí)鐘Skew可以認(rèn)為零，即：Clock 2 一 Clock 1 = 0ns但是任何的鎖相環(huán)芯片出來(lái)的時(shí)鐘并不足完全等相位的，因此這個(gè)相位的相差其實(shí)充當(dāng)了Tskcw這個(gè)角色，從上而時(shí)

19、鐘芯片的數(shù)據(jù)手冊(cè)中，可以得到：Tskew = 150/75 = 0.15ns另外宙丁這個(gè)150ps的Skew,其實(shí)我們并不能確定到底是哪個(gè)時(shí)鐘輸出是捉前了，或是落 后了，因此我們必須從最壞的情況去考慮，那么Tskew就變?yōu)椋篢skew = ±0.15ns從SDRAM控制器時(shí)序指標(biāo)農(nóng)格中町以即到控制器數(shù)據(jù)總線的輸出延遲(Output Delay)垠 小是1.2ns,最大是3.8ns,即：Teo min = 1.2s,7?omax = 3.S/5根據(jù)仿其及佔(zhàn)測(cè)的結(jié)果，可以認(rèn)為由信兮完整性及串?dāng)_(crosstalk)所引起的時(shí)序誤差最人 為土0. lns» 即:Tcrosstal

20、k = ±0.1$從以上的數(shù)據(jù)，根據(jù)公式(5), (6)就町以計(jì)算當(dāng)SDRAM作為輸入時(shí)：Tflight < Tclk 一 Teo max- Tsu + Tskew - Tjitter 一 Tcrosstalk=7.519ns 一 3,3ns -1.5ns - 0.15ns - 0. ins - 0. ns = 1 ,S69ns7'flight > Th Teo min l Tskew I Tcrosstalk=0.8/15 -1.2ns + 0.15ns + 0. Ins = -0.15ns以上公式計(jì)算時(shí)，Tskew, Tjitter, Tcrosstalk等指

21、標(biāo)前面冇正負(fù)兮，取iE負(fù)兮的原則如前所 述。綜介以上計(jì)算結(jié)果，在寫(xiě)路徑時(shí)Tflight在布線時(shí)必須滿足：-05ns < Tflight < 1.869/?5(7)如果以PCB板上每英寸的時(shí)延是0.18ns/inch計(jì)，則：-0.025/nc/? < DataTraceLength < 8.845/?c7z(8)這個(gè)負(fù)號(hào)的意義是，即使數(shù)據(jù)線的布線長(zhǎng)度為零(廿實(shí)上這是不町能的)，也町以滿足 時(shí)序的要求。這個(gè)意義也是非常自觀的，因?yàn)镾DRAM控制器的輸出保持時(shí)間長(zhǎng)達(dá)1.2ns, 而SDRAM輸入的保持時(shí)間只0.8ns,還仃一泄的裕彊，即使布線氏度為冬，也町以遠(yuǎn)遠(yuǎn) 地滿足耍求。

22、2. 1. 2從讀路徑考慮此時(shí)SDRAM芯片輸出數(shù)據(jù)到SDRAM控制器。上面的計(jì)算過(guò)程僅僅計(jì)算了讀操作時(shí) 的單向情況,由J- SDRAM數(shù)據(jù)總線是雙向的，那就必須也要考慮SDRAM作為輸出，而 SDRAM控制器作為輸入時(shí)的情況。同理，參考計(jì)算公式完全相同，只不過(guò)需耍滿足的建立時(shí)間和保持時(shí)間應(yīng)該以SDRAM控 制器的數(shù)據(jù)手冊(cè)上為準(zhǔn)，所以：Tsu = 1.3ns, Th = 0.4/zj而Tcomin變?yōu)镾DRAM輸出時(shí)數(shù)據(jù)在數(shù)據(jù)總線上所保持的最小時(shí)間，在SDRAM數(shù)據(jù)于冊(cè) 上這個(gè)數(shù)據(jù)是*OH, Tcomax變?yōu)镾DRAM輸出時(shí)的AC所以：Teo niin = 3ns, Teo max = 5.4

23、s其它參數(shù)完全相同：Tskew = ±0.15ns. Tcrosstalk - ±0.1/?5從以上的數(shù)據(jù),根據(jù)公式(5), (6)就町以計(jì)算當(dāng)SDRAM作為輸出時(shí)：Tflight < Tclk - Teo max-Titr + Tskew - Tjitter 一 Tcrosstalk=7.519$ - 5 Ans 一 1.3ns 一 0.15$ 0. Ins 一 0. ns = 0.469/?$Tflight > Th 一 Teo inin + Tskew + Tcrosstalk=0.8/u - 3ns + 0.15ns + 0. Ins = 一 1.95$

24、綜合以上計(jì)算結(jié)果，在讀路徑時(shí)，Tflight在布線時(shí)必須滿足：一 1,95ns < Tflight < 0.469/5(9)如來(lái)以PCB板上每英寸的時(shí)延是0.18ns/inch計(jì)，貝U：-O.Sinch < Data Trace Leng th < 2.bin ch(10)綜合(8) (10)的條件,在此條件下,SDRAM的數(shù)據(jù)總線走線長(zhǎng)度應(yīng)該是:-Q.025inch < DataTraceLength < 2.6inch(11)這個(gè)布線的長(zhǎng)度限制留給PCB的布線工程師的余地已經(jīng)很小了。這種布線方式余地小的根本原因是因?yàn)镾DRAM輸出的時(shí)延Tcomax達(dá)5.

25、4ns,導(dǎo)致 SDRAM控制器的建立時(shí)間很難被滿足。而SDRAM輸出的保持時(shí)間又K達(dá)3ns,遠(yuǎn)遠(yuǎn)滿足 SDRAM輸入建立時(shí)間的要求，在這情況卜，我們町以用以卜的方法來(lái)進(jìn)行優(yōu)化：I可以適當(dāng)?shù)卣{(diào)整時(shí)鐘的Skew來(lái)獲得最優(yōu)化的布線方案調(diào)整方法，使Clock 1和Clock2的Skew調(diào)整為以卜的關(guān)系：Clock 2 - Clock 1 = 0.7/25即SDRAM控制器時(shí)鐘滯后于SDRAM時(shí)鐘0.7ns,這樣就可以使SDRAM比剛才方式提前 0.7ns發(fā)出數(shù)據(jù)，使SDRAM控制器獲得額外的建立時(shí)間，當(dāng)然如前所述，這是以犧牲保持 時(shí)間為代價(jià)的。寫(xiě)路徑時(shí),由T Tskew縮小0.7ns (-0.7ns)

26、,按照原來(lái)計(jì)算結(jié)果(7)：-0.15/?5-0.7/5' < TJliht < 1.869/5 -0.7/5一 0.85/5 < Tflight v 169血(12)讀路徑時(shí),由FTskew增大了 07ns(+0.7ns),按照原來(lái)的計(jì)算結(jié)果(9)：一 1.95ns + 0.7ns < Tflight < 0.469$ + 0.7ns-1.25ns < Tflight <1.169ns綜合以上條件，布線約束條件變?yōu)椋?0.85/5 < Tflight < 1.169ns-Clinch < DataTraceLength <

27、; 6.4inch(13)這個(gè)布線條件中最大布線距離與原來(lái)公式（11）相比,已經(jīng)增加了近4英寸，因此更容易布 線。3.2 SDRAM控制器分配時(shí)鐘工作方式如圖八所示,在這種時(shí)鐘方案卜,由SDRAM控制器產(chǎn)生時(shí)鐘,并將這個(gè)時(shí)鐘經(jīng)過(guò)PCB 上的走線分配給各個(gè)SDRAM芯片，也稱為SDRAM源同步方式。SDRAMChipFigure: 8： SDRAM控制器分配時(shí)鐘工作方式在這種情況F,假設(shè)SDRAM出來(lái)的時(shí)鐘,經(jīng)過(guò)PCB后到達(dá)SDRAM芯片所需的時(shí)間為T(mén)delayo町知這個(gè)Tdelay h定是正的，假設(shè)時(shí)鐘在PCB板上走了 25inch.貝ij：Tdelay = 2.5 * 0Sns = 0.45

28、$ 3. 2.1從寫(xiě)路徑考慮SDRAM控制器輸出數(shù)據(jù)的同時(shí)也輸出時(shí)鐘，此時(shí):Tskew = Tdelay = 0.45/5其他參數(shù)：Tclk =7.519/15,7c<? min = 1.2ns,Teo max = 3.Sns,Tjitter = ±0. Ins.Tcrosstalk = ±0. InsTsu = .5ns.Th = Q.Sns則：Tflight < Tclk 一 Teo max- Tsu + Tskew - Tjitter 一 Tcrosstalk=Tclk 一 Teo nax- Tsu + Tdelay 一 Tjitter 一 Tcrosst

29、alk=7.519/5 - 3.8/?s + 0.45/J - 0. ns = 3.969“s(14)Tflighf > Th 一 Teo min + Tskew + Tcrosstalk=Th 一 Teo min + Tdelay + Tcrosstalkr(15)=0.8/5 -1.2ns + 0.45/5 + 0$ = 05ns綜合(14) (15)：(16)0.15/w < Tflight v 3.969/15 0.9inch < DataTraceLength < 22inch 2. 2. 2從讀路徑考慮當(dāng)SDRAM輸出數(shù)據(jù)，而SDRAM控制器作為輸入時(shí)，由時(shí)

30、鐘依然是從SDRAM控 制器輸出到達(dá)SDRAM,然后SDRAM根據(jù)這個(gè)時(shí)鐘送出數(shù)據(jù)，所以時(shí)鐘到SDRAM比時(shí)鐘 到SDRAM控制器落后了 Tdelay,因此：Tskew = -Tdelay = 0.45/5F其它參數(shù):Tclk = 7.59ns.Tco min = 3ns.Teo max = 5 Ans.7jitter = ±0. ns.Tcrosstalk = ±0. ns Tsu = 13ns.Th = 0.4nsTflight < Tclk 一 Teo max- Tsu + Tskew 一 Tjitter 一 Tcrosstalk=Tclk 一 Teo imx-

31、Tsu 一 Tdelay - Tjitter - Tcrosstalk=7.519/Z5 一5Ans 一 .3ns 一 0.45/15 一0.bis 一 0. ins = 0.24/w(17)Tflight > Th 一 Teo Tskew + Tcrosstalk = Th- Teo niiii 一 Tdelay + Tcrosstalk0.4/15 - 3ns - 0.45/w + 0.1/u = -2.95ns(18)綜合約束條件(17) (18)：一 2.95ns < Tflighl < 0.24ns6Ainch < DataTraceLength < 1

32、.3inch(19)綜合SDRAM作為輸出和輸入時(shí)的條件(16) (19),可以得到數(shù)據(jù)線的約束條件:0.15/5 < Tflight < 0.24nsO.Qinch < DataTraceLength v 1.3inch(20)從以上約束的走線K度看，基本上己經(jīng)很難實(shí)現(xiàn)這樣的SDRAM布線，特別在SDRAM 芯片數(shù)H多的時(shí)候。所以以這種時(shí)鐘方案T作的SDRAM控制器芯片，直速度很難達(dá)到 133MHz, 一般只能宣稱工作在100MHz或更低。如果匸作在1 OOMHz,則Tclk變?yōu)?0ns° 相應(yīng)給輸入建立時(shí)河，增加了近2.5ns的裕氐 也就是增加了近13.8inc

33、h的布線余鼠。所以 在100MHz 此種方式布線長(zhǎng)度限制變?yōu)椋?.15/15 v Tflight < 0.24/5 + 2.5ns(21)0.9/nc/i < DataTraceLength < 15.2inch最小走線長(zhǎng)度不變，如前所述，是因?yàn)閿?shù)據(jù)的保芍時(shí)間是和時(shí)鐘頻率無(wú)關(guān)的。以上的條 件在PCB匕就町以輕易地實(shí)現(xiàn)。從這種SDRAM控制器發(fā)出時(shí)鐘的SDRAM T作方式的分 析計(jì)算，我們可以得出以卜結(jié)論：I 較第一種方式比較，向SDRAM寫(xiě)路徑的時(shí)序裕更充足了。因?yàn)閷?xiě)操作，時(shí)鐘是滯 后到達(dá)SDRAM,因此延長(zhǎng)了建立時(shí)間.I 從SDRAM讀的路徑的時(shí)序裕量會(huì)更小，因?yàn)樽x操作時(shí)，

34、時(shí)鐘到SDRAM控制器比到 SDRAM更超前，因此縮短了 SDRAM控制器的建立時(shí)間。I 和第一種方式不同，這種布線方式受到了時(shí)鐘線絕對(duì)長(zhǎng)度（時(shí)延）而不是相對(duì)長(zhǎng)度（時(shí) 延）的限制只要時(shí)鐘線的絕對(duì)長(zhǎng)度超過(guò)一定的數(shù)值，在某種頻率下，布線就不可能 實(shí)現(xiàn)。因?yàn)樵谧xSDRAM時(shí)，Tdelay這個(gè)指標(biāo)可以把所有建立時(shí)間消耗完，導(dǎo)致最大 布線長(zhǎng)度小于零，也就是不可能實(shí)現(xiàn)的布線方式.I 這種源同步方式，最優(yōu)化的布線方案的前提就是使時(shí)鐘線的長(zhǎng)度盡可能的短。3.3 SDRAM控制器雙時(shí)鐘工作方式。這種方式是某些特別嚴(yán)格的SDRAM控制器所H何的一種匸作方式,極少的SDRAM控 制器采用這種工作方式。如卜圖所示：T

35、dk ClOCk SDRAM clockFigure: 9 SDRAM控制器雙時(shí)鐘工作方式和笫 種工作方式相同的是，這種工作方式也是由外部時(shí)鐘源統(tǒng)-捉供時(shí)鐘。但不同的是, 這種SDRAM控制器帯仃兩個(gè)時(shí)鐘輸入端。其中一個(gè)時(shí)鐘（Iblk）用于寫(xiě)路徑，而另 個(gè)時(shí) 鐘（SDClkln）用讀路徑。再另外一個(gè)時(shí)鐘是標(biāo)準(zhǔn)的SDRAM時(shí)鐘（SDRAM Clock。這 里假設(shè)各時(shí)鐘線的長(zhǎng)度：Tclk = L SDRAMClock 二厶 + X; SDClkln 二厶 + X + Y以卜分析這種丁作方式的優(yōu)點(diǎn)。3. 31寫(xiě)路徑考慮寫(xiě)操作時(shí)SDRAM控制器根據(jù)時(shí)鐘Tclk發(fā)出數(shù)據(jù)，而SDRAM則根據(jù)SDRAM C

36、lock 玄鎖存數(shù)據(jù)。由T SDRAM Clock長(zhǎng)度比Tclk耍多出X,所以時(shí)鐘滯后到達(dá)接收端SDRAM一 所以這種匸作方式相當(dāng)于工作方式2的寫(xiě)路徑分析。如丁作方式2結(jié)論1所述，這種方式時(shí) 鐘滯后到達(dá)SDRAM,可以使SDRAM獲得更長(zhǎng)的建立時(shí)間。具體X可以到多大,則受限 T SDRAM保持時(shí)間的要求。3. 3. 2讀路徑考慮讀操作時(shí)SDRAM根據(jù)時(shí)鐘SDRAM Clock發(fā)出數(shù)據(jù)，ifri SDRAM控制器根據(jù)SDClkln 公鎖存數(shù)據(jù)。如上圖叮知，SDClkln比SDRAM Clock長(zhǎng)出Y,同理和寫(xiě)路徑一樣，町以使 SDRAM控制器獲得更長(zhǎng)的建立時(shí)間。II體Y町以到多人，則受限F SDRAM控制器保持 時(shí)間的耍求。由這種丁作方式讀寫(xiě)路彳仝的分析可知，SDRAM控制器用雙時(shí)鐘的工作方式，町以使讀 寫(xiě)路徑都獲得額外的建立時(shí)間，也就是可以使址人布線長(zhǎng)度隨Z增人。從以前分析，-般保持時(shí)間都是可以遠(yuǎn)遠(yuǎn)滿足的,如不滿足可以延長(zhǎng)PCB布線因此這種匚作方式，可以得出 各種PCB布線長(zhǎng)度范圍以適介丁當(dāng)前PCB的布局要求。4.X項(xiàng)目中時(shí)序調(diào)整測(cè)試在X項(xiàng)目中，