Verilog第四講 邏輯驗證與Testbench編寫(P)_圖文

1、 河海大學(xué)常州校區(qū) 河海大學(xué)常州校區(qū) Verilog 中級篇 31/ 43 Verilog 中級篇 31/ 43 河海大學(xué)常州校區(qū) 河海大學(xué)常州校區(qū) Verilog 中級篇 32/ 43 Verilog 中級篇 32/ 43 module Testbench ; /時鐘激勵產(chǎn)生 initial begin end /復(fù)位激勵產(chǎn)生 initial begin end /測試平臺頂層 河海大學(xué)常州校區(qū) 河海大學(xué)常州校區(qū) Verilog 中級篇 33/ 43 Verilog 中級篇 33/ 43 河海大學(xué)常州校區(qū) 河海大學(xué)常州校區(qū) Verilog 中級篇 34/ 43 Verilog 中級篇 34/

2、 43 initial begin end MPI u_MPI( .Clock .Rst_n .Mpi_data .Mpi_addr .Mpi_cs_n .Mpi_rw ; endmodule /各種測試用例 /設(shè)計模塊實例 (Clock, (Rst_n, (Mpi_data, (Mpi_addr, (Mpi_cs_n, (Mpi_rw 河海大學(xué)常州校區(qū) 河海大學(xué)常州校區(qū) Verilog 中級篇 35/ 43 Verilog 中級篇 35/ 43 河海大學(xué)常州校區(qū) 河海大學(xué)常州校區(qū) Verilog 中級篇 36/ 43 Verilog 中級篇 36/ 43 編寫Testbench時需注意的問題

3、 編寫Testbench時需注意的問題 Testbench不是硬件 Testbench不是硬件 使用行為級描述方式描述Testbench 使用行為級描述方式描述Testbench 設(shè)計高效的Testbench 設(shè)計高效的Testbench 避免使用無限循環(huán) 使用邏輯模塊劃分激勵 避免不必要的輸出顯示 掌握程式化的仿真結(jié)構(gòu)描述方法 6 河海大學(xué)常州校區(qū) 河海大學(xué)常州校區(qū) Verilog 中級篇 37/ 43 Verilog 中級篇 37/ 43 河海大學(xué)常州校區(qū) 河海大學(xué)常州校區(qū) Verilog 中級篇 38/ 43 Verilog 中級篇 38/ 43 假設(shè)已知設(shè)計模塊為MPI，接口定義如下:

4、 'timescale lns/100ps module MPI(Clock,Rst_n,Mpi_data,Mpi_addr,Mpi_cs_ n,Mpi_rw; input Clock; input Rst_n; inout 7:0 Mpi_data; input 5:0 Mpi_addr; input Mpi_cs_n; / Chip Select input Mpi_rw; / 1:read; 0:write endmodule 河海大學(xué)常州校區(qū) 河海大學(xué)常州校區(qū) Verilog 中級篇 39/ 43 Verilog 中級篇 39/ 43 河海大學(xué)常州校區(qū) 河海大學(xué)常州校區(qū) Ver

5、ilog 中級篇 40/ 43 Verilog 中級篇 40/ 43 測試方法： module NorTestBench; /testbench 頂層模塊 /時鐘激勵產(chǎn)生 initial begin Clock = 0; Forever # (FAST_PERIOD/2 Clock = Clock; end /復(fù)位激勵產(chǎn)生 initial begin Rst_n = 1; # FAST_PERIOD Rst_n = 0; # (5*FAST_PERIOD Rst_n = 1; end /輸出三態(tài)buffer，用于和MPI接口的數(shù)據(jù)總線相連 assign Mpi_data = (Mpi_oe?D

6、ata_out:8bz; 河海大學(xué)常州校區(qū) 河海大學(xué)常州校區(qū) Verilog 中級篇 41/ 43 Verilog 中級篇 41/ 43 河海大學(xué)常州校區(qū) 河海大學(xué)常州校區(qū) Verilog 中級篇 42/ 43 Verilog 中級篇 42/ 43 /仿真向量產(chǎn)生 initial begin:ACCESS /根據(jù)前面介紹的方法產(chǎn)生讀寫序列 for (i=6b101111;i>=0;i=i-1 /遍歷470地址 begin Mpi_addr = i ; /用$random系統(tǒng)函數(shù)產(chǎn)生寫入的數(shù)據(jù) Data_out = $random %256; /數(shù)據(jù)范圍0255 /打印出寫入的地址數(shù)據(jù)信息

7、 $display (“Addr:%b->DataWrite:%d”,Mpi_addr,Data_out; /打印出讀出的地址數(shù)據(jù)信息 $display (“Addr:%b->DataRead:%d”,Mpi_addr,Data_in; $stop; /仿真停止 end $stop; end /設(shè)計模塊實例 MPI u_MPI( .Clock (Clock, .Rst_n (Rst_n, .Mpi_data (Mpi_data, .Mpi_addr (Mpi_addr, .Mpi_cs_n (Mpi_cs_n, .Mpi_rw (Mpi_rw ; endmodule /寄存器型變量 /寄存器型變量 /tri型變量 /寄存器型變量 /寄存器型變量 /寄存器型變量 7 河海大學(xué)常州校區(qū) 河海大學(xué)常州校區(qū) Verilog 中級篇 43/ 43 Verilog 中級篇 43/ 43 測試說明： 在Te