快速全差分CMOS 運(yùn)算放大器的設(shè)計

1、IC課程設(shè)計報告快速全差分CMOS 運(yùn)算放大器的設(shè)計姓名:學(xué)號:班級: 1院系:專業(yè):同組人姓名:李四王二目錄1設(shè)計目標(biāo) (12相關(guān)背景知識 (13設(shè)計過程 (23.1 電路結(jié)構(gòu)設(shè)計 (23.1.1 電路結(jié)構(gòu)的選擇 (23.1.2 折疊式共源共柵 (43.1.3 共模反饋電路 (53.1.4 偏置電路 (63.1.5 頻率補(bǔ)償 (74 電路仿真 (75 討論 (96 收獲和建議 (9參考文獻(xiàn) (91設(shè)計目標(biāo)設(shè)計一帶寬為500MHz的全差分CMOS運(yùn)算放大器。設(shè)計指標(biāo)如下:工作電源電壓:3.3V開環(huán)增益:65 dB單位增益帶寬: 500MHz相位裕量:50 degree差分壓擺率: 200V /

2、s負(fù)載電容: =2pF差分輸出擺幅: 2V諧波失真:0.1%靜態(tài)功耗:盡可能小2相關(guān)背景知識科學(xué)技術(shù)的發(fā)展帶來了各行各業(yè)的改革,各種新型的高科技產(chǎn)品不斷被應(yīng)用到我們生活和生產(chǎn)中?？萍歼M(jìn)步同樣也帶來了電表行業(yè)的改革,傳統(tǒng)的老式機(jī)械表已經(jīng)不適應(yīng)現(xiàn)代的生活需求,更先進(jìn)的數(shù)字電表將取而代之。電表計量芯片是數(shù)字電表的核心,它的性能在很大程度上決定了該電表的性能。而在電表計量芯片中需要將電流、電壓信號轉(zhuǎn)換成數(shù)字信號以便進(jìn)行高精度的后續(xù)處理,這就需要用到數(shù)模轉(zhuǎn)換器(Analog to Digital Converter。一個高性能的數(shù)模轉(zhuǎn)換器則是先進(jìn)的電表計量芯片必不可少的。目前隨著大規(guī)模集成電路的發(fā)展,S

3、igma -delta 數(shù)模轉(zhuǎn)換器(Sigma-delta ADC得到了迅速的發(fā)展并廣泛應(yīng)用于通訊、音頻處理和精密測量方面。在電表計量芯片中也廣泛采用這用結(jié)構(gòu)以實現(xiàn)高精度的數(shù)模轉(zhuǎn)換。3設(shè)計過程3.1 電路結(jié)構(gòu)設(shè)計3.1.1 電路結(jié)構(gòu)的選擇根據(jù)上表所提供的性能要求,由于普通的單級結(jié)構(gòu)運(yùn)放無法提供這么大的增益,而三級或更多級結(jié)構(gòu)將帶來穩(wěn)定性的問題,對此我們選擇具有兩級放大功能的運(yùn)算放大器。鑒于全差分電路具有較高的共模抑制比和很好的噪聲抑制能力,而且能提供較高的輸出電壓擺幅,因此本文采用全差分電路。共源共柵結(jié)構(gòu)具有高增益、高電源抑制比等優(yōu)點,因為設(shè)計要求增益達(dá)70dB,并且為了增大輸入共模范圍,因此

4、本文選擇折疊式共源共柵結(jié)構(gòu),在實現(xiàn)高增益的同時擴(kuò)大輸入共模范圍。鑒于上面的分析,我們提出如下的一種全差分結(jié)構(gòu)如圖1 所示。該電路由三部分組成:主運(yùn)算放大器部分、偏置電路部分、開關(guān)電容電路共模反饋部分。其中折疊式共源共柵部分為主要結(jié)構(gòu),它提供了高增益,同時,輸出緩沖級擴(kuò)大了輸出電壓擺幅,共模反饋穩(wěn)定輸出共模電平。 圖1 整體電路 3.1.2 折疊式共源共柵本文的運(yùn)算放大器主結(jié)構(gòu)如圖2 所示。其中第一級為折疊式共源共柵結(jié)構(gòu),該結(jié)構(gòu)具有高增益、高電源抑制比及輸入共模范圍大等優(yōu)點 5。為了增大輸出電壓擺幅,本文采用了電流源負(fù)載的PMOS共源放大器作為輸出緩沖級,該結(jié)構(gòu)能在增大輸出驅(qū)動能力的同時實現(xiàn)大的

5、輸出擺幅的要求。 圖2 主運(yùn)放結(jié)構(gòu)本結(jié)構(gòu)中第一級折疊式共源共柵放大器最為關(guān)鍵,采用“半邊電路”對它進(jìn)行小信號分析 6 ,其半邊電路的小信號近似模型如圖3 所示。圖中R 為從N7 管漏端到地的總電阻,可以算出:R1=gm7 r07r09+ r07 + r09 gm7 r07r09 (1對該小信號模型采用基爾霍夫電流定律進(jìn)行分析可得出:Av = gm1 Rout gm1【gm3r03(r01 r05】(gm7 r07r(2 從公式(2可知,為了增大增益我們可以采取如下方法:(1增大gm1,這可以通過增大輸入管的寬長比來實現(xiàn);(2減小共源共柵結(jié)構(gòu)的電流,這將使得共源共柵結(jié)構(gòu)的輸出電阻增大從而提高增益

6、,在過驅(qū)動電壓一定的情況下可以增大寬長比來提高增益。但是大的尺寸將帶來更大的寄生電容,影響電路的交流特性,為了降低寄生電容及加快速度,本文取信號通路上的MP3、MP4 的溝長為最小溝長,經(jīng)過仿真調(diào)整,本文取其寬長比為:MP3/MP4=30/0.5 m3.1.3 共模反饋電路對于全差分運(yùn)算放大器需要實現(xiàn)穩(wěn)定的共模電平輸出以使放大器中的MOS 管處于飽和狀態(tài),因此必須增加共模反饋電路以穩(wěn)定輸出共模電平。共模反饋電路工作原理為:檢測運(yùn)放的輸出共模電平(Von+ Vop/2 并與標(biāo)準(zhǔn)的共模電平Vcm相比,比較結(jié)果作為偏置電壓來控制運(yùn)放的電流源。 圖4 共模反饋電路本文采用開關(guān)電容技術(shù)實現(xiàn)共模反饋,如圖

7、4 所示。圖中Von、Vop為運(yùn)放輸出電壓,Vcmfb為反饋回信號,clk1、clk2 為兩相不交疊時鐘,Vcm為期望共模電平,Vbias為期望反饋值。由于該電路采用開關(guān)電容技術(shù),不需要傳統(tǒng)共模反饋電路中的大電阻,因此能極大的減小版圖面積;此外,由于采用動態(tài)開關(guān)技術(shù)而不存在靜態(tài)電流,因此能降低電路的功耗。但是這種電路需要兩相不交疊時鐘,其工作原理為:當(dāng)clk1為高、clk2為低時,此時N24、N25、N21、N23 導(dǎo)通,N19、N20、N18、N22 管斷開,此時電路中各電容上的總電荷為:Q1 =2Cb (Vcm-Vbias3+ Ca(Von+ Vop-2 Vcmfb+ Cc (Von-Vc

8、m+ Cc (Vop-Vcm (3 當(dāng)clk1為低、clk2為高時,此時N24、N25、N21、N23 關(guān)斷,N19、N20、N18、N22 管導(dǎo)通,此時電路中各電容上的總電荷為:Q1 =(Von-VcmfbCaCb+(Vop-VcmfbCaCb+ Cc(Von-Vcm+ Cc(Vop-Vcm =(Ca+Cb (Von+ Vop-2 Vcmfb (4由于電荷守恒可以得出Q1=Q2,因此由式(3和式(4可以得出:Vcmfb=(Von+ Vop/2- Vcm+ Vbias3 (5由上式可知,當(dāng)共模輸出電平(Von+ Vop/2 大于Vcm時,反饋回信號Vcmfb 將在期望值Vbias3上疊加一個正

9、值,這將使運(yùn)放中的MN2、MN3 的柵壓增大從而使尾電流變大,但是由于MP3、MP4 中的電流不變,因此將使輸出電壓Von和Vop 降低,這使得輸出共模電壓降低了;相反,當(dāng)共模輸出電平(Von+Vop/2 小于Vcm時,反饋回信號Vcmfb將在期望值Vbias3上疊加一個負(fù)值,這將使得輸出電壓Von和Vop升高,這就使得輸出共模電平升高了。3.1.4 偏置電路本文的偏置電路如圖5 所示,其中Ibias為標(biāo)準(zhǔn)電流源,它以二極管連接方式的NMOS 作為負(fù)載,為N94、N93管提供1V的柵壓。Vbias3為共模反饋提供一個理想的反饋電壓。正常工作時偏置電路將提供偏壓:Vbias1=3.77V、Vbi

10、as2=3.55V、Vbias3=1.02V、Vbias4=1.11V 3.1.5 頻率補(bǔ)償兩級運(yùn)放由于存在多個極點使得電路存在穩(wěn)定性問題,因此需要對電路進(jìn)行頻率補(bǔ)償,即運(yùn)放的開環(huán)傳遞函數(shù)必須得以修正, 以使得閉環(huán)電路是穩(wěn)定的,而且時間特能也是良好的。頻率補(bǔ)償技術(shù)最常用的就是密勒補(bǔ)償技術(shù), 其主要目的就是盡可能的把運(yùn)放的主極點與次主極點分開。對于本文的電路結(jié)構(gòu),第一主極點位于第一級折疊式共源共柵的輸出端,次主極點位于第二級的輸出端。因此,我們在兩級運(yùn)放之間增加補(bǔ)償電容Cc 來使得兩個極點分開,但是增加的補(bǔ)償電容帶來了新的位于右半平面的零點,這可以通過增加調(diào)零電阻R 來使得零點與次主極點抵消。對

11、于本文,取補(bǔ)償電容Cc=650fF 、電阻R=4.2K 。4 電路仿真本文采用CSMC 0.5m /5V Si CMOS 工藝模型,通過HSPICE 軟件對電路進(jìn)行了模擬仿真,仿真結(jié)果如圖6 所示。其中圖6 為負(fù)載電容為2pF 情況下的開環(huán)增益及相位仿真圖,從圖中可以看出該電路開環(huán)增益為84.7dB ,相位裕度為67。為了仿真閉環(huán)小信號建立時間本文采用了如圖7 的仿真結(jié)構(gòu),圖中R1=R2=R3=R4=2K 。在輸入端加入Vin=1V 、Vip 為1V 1.2V 的激勵信號,仿真結(jié)果如圖8 所示,從圖中可以看出該電路的小信號上升建立時間為39ns 。 5 討論 本文基于CSMC0.5m /5V硅

12、CMOS工藝模型，設(shè)計了一種用于數(shù)字電表計量芯片的 兩級運(yùn)算放大器。該運(yùn)放采用兩級結(jié)構(gòu)，其中第一級為折疊式共源共柵結(jié)構(gòu)，第 二級為PMOS 輸出緩沖結(jié)構(gòu)。采用HSPICE 軟件對該電路進(jìn)行模擬，仿真結(jié)果表明 在負(fù)載電容為2pF 情況下該運(yùn)算放大器，開環(huán)增益為84.7dB、單位增益帶寬達(dá) 44.8MHz，相位裕度為67，小信號建立時間為39ns。由此可知該運(yùn)放的性能已 經(jīng)達(dá)到了設(shè)計要求并保留了一定的裕度，成功完成了設(shè)計任務(wù)。 6 收獲和建議 收獲和建議 本次課程設(shè)計收獲和建議 給出小組成員各自在題目中的工作任務(wù)和工作量（百分比表示） 。 參考文獻(xiàn) 1王月志. 電能計量M. 北京：中國電力出版社，2004. 2趙偉，龐海波，劉燦濤. 電能表技術(shù)的發(fā)展歷程J.電測與儀表，1999，36（6）：4-7. 3郭松林，等.電子式電能表專用芯片的分類及原理J.電測與儀表，2002，39（10）： 5-7. 4沙占友. 高精度電能計量集成電路的原理及應(yīng)用J. 國外電子測量技術(shù)，2004：1-4. 5Baker R J, Li H W,