Verilog實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)報(bào)告格式要求

1、.實(shí)驗(yàn)報(bào)告格式要求一、實(shí)驗(yàn)報(bào)告內(nèi)容包括： （1）實(shí)驗(yàn)名稱。 （2）實(shí)驗(yàn)?zāi)康摹?（3）實(shí)驗(yàn)儀器及編號。寫明儀器名稱、型號、編號。 （4）實(shí)驗(yàn)原理。簡單敘述有關(guān)實(shí)驗(yàn)原理（包括電路圖或光路圖或?qū)嶒?yàn)裝置示意圖）及測量中依據(jù)的的公式，式中各量的物理含義及單位，公式成立所應(yīng)滿足的實(shí)驗(yàn)條件等。 （5）實(shí)驗(yàn)內(nèi)容及步驟。根據(jù)實(shí)驗(yàn)內(nèi)容及實(shí)際的實(shí)驗(yàn)過程寫明關(guān)鍵步驟和安全注意要點(diǎn)。 （6）實(shí)驗(yàn)觀測記錄。記錄原始測量數(shù)據(jù)、圖形等有關(guān)原始量，形式上要求整齊規(guī)范。 （7）數(shù)據(jù)處理結(jié)果。根據(jù)實(shí)驗(yàn)要求，采用合適的方法進(jìn)行數(shù)據(jù)處理，誤差分析，最后寫出實(shí)際結(jié)果。 （8）小結(jié)或討論。內(nèi)容不限?？梢允菍?shí)驗(yàn)中的現(xiàn)象分析，對實(shí)驗(yàn)關(guān)鍵問題的

2、體會，實(shí)驗(yàn)的收獲和建議，也可解答思考題。二、書寫次序 （1）到（5）是進(jìn)行實(shí)驗(yàn)預(yù)習(xí)時就應(yīng)該完成的。（6）在實(shí)驗(yàn)中完成。做完實(shí)驗(yàn)后再在預(yù)習(xí)報(bào)告基礎(chǔ)上完成（7）（8）兩項(xiàng)。 完成一個實(shí)驗(yàn)，就是一次最基本的科研訓(xùn)練，從預(yù)習(xí)到寫出一個實(shí)驗(yàn)報(bào)告，每一步都有極其豐富的學(xué)習(xí)內(nèi)容，要積極思考，認(rèn)真對待。實(shí)驗(yàn)（一） 簡單的組合邏輯設(shè)計(jì) 實(shí)驗(yàn)日期 2014-10-31 同組者姓名 一、實(shí)驗(yàn)?zāi)康? 掌握基本組合邏輯電路的實(shí)現(xiàn)方法2 初步了解兩種基本組合邏輯電路的生成方法3 學(xué)習(xí)測試模塊的編寫4 通過綜合和布局布線了解不同層次仿真的物理意義二、實(shí)驗(yàn)儀器計(jì)算機(jī)、FPGA開發(fā)板三、實(shí)驗(yàn)內(nèi)容1 在ISE軟件環(huán)境中進(jìn)行一次完

3、整的設(shè)計(jì)流程，并在FPGA開發(fā)板上實(shí)現(xiàn)與門的功能。 2 完成一個可綜合的數(shù)據(jù)比較器的程序。 3 完成數(shù)據(jù)比較器的測試模塊。 4 發(fā)揮部分：設(shè)計(jì)一個多位（2位）的數(shù)據(jù)比較器并在FPGA開發(fā)板上實(shí)現(xiàn)該比較器。四、實(shí)驗(yàn)步驟、分析及結(jié)果（在下面寫出你的代碼）代碼：module compare(input a,input b,output c );assign c=a&b;endmodule結(jié)果如圖所示：拓展代碼如下：module compare( Y ,A ,B ); input 1:0 A ; input 1:0 B ; output reg 1:0 Y ; always (A or B )

4、 begin if ( A > B ) Y <= 3'b01; else if ( A = B) Y <= 3'b10; else Y <= 3'b11; endendmodule結(jié)果如下：指導(dǎo)師（簽名） 時間 實(shí)驗(yàn)（二） 簡單分頻時許邏輯電路的設(shè)計(jì) 實(shí)驗(yàn)日期 2014-11-7 同組者姓名 一、實(shí)驗(yàn)?zāi)康? 掌握最基本時序電路的實(shí)現(xiàn)方法。2 學(xué)習(xí)時序電路測試模塊的編寫。3 學(xué)習(xí)綜合和不同層次的仿真。二、實(shí)驗(yàn)儀器計(jì)算機(jī)、FPGA開發(fā)板。三、實(shí)驗(yàn)內(nèi)容1 設(shè)計(jì)一個實(shí)現(xiàn)2分頻時序邏輯電路。2 完成2分頻時序電路的測試模塊。 3 發(fā)揮部分：設(shè)計(jì)一個實(shí)現(xiàn)22

5、5次分頻的電路，并在FPGA開發(fā)板上實(shí)現(xiàn)，用信號燈的閃爍來觀察分頻的結(jié)果。考慮不同暫空比分頻的結(jié)果。四、實(shí)驗(yàn)步驟、分析及結(jié)果（在下面寫出你的代碼）代碼：module div_2 (clk_out,clk,reset); output reg clk_out; input reset; input clk; always (posedge clk or posedge reset) if (reset) clk_out=0; else clk_out= clk_out; endmodule結(jié)果如圖所示：發(fā)揮部分：module div_225(clk_out,clk,rst); output re

6、g clk_out; input rst; input clk; reg 27:0 counter; always (posedge clk or posedge rst) begin if (rst) begin clk_out<=0 ; counter<=0; end else if(counter=16777216)begin clk_out<=clk_out ;counter<=0; end else counter<=counter+1 ; endendmodule結(jié)果如圖所示：指導(dǎo)師（簽名） 時間 實(shí)驗(yàn)（三）利用條件語句實(shí)現(xiàn)計(jì)數(shù)分頻時序電路 實(shí)驗(yàn)日期

7、2014-11-14 同組者姓名 一、實(shí)驗(yàn)?zāi)康? 掌握條件語句在簡單時序模塊設(shè)計(jì)中的使用。2 學(xué)習(xí)在Verilog模塊中應(yīng)用計(jì)數(shù)器。3 學(xué)習(xí)測試模塊的編寫、綜合和不同層次的仿真。二、實(shí)驗(yàn)儀器計(jì)算機(jī)、FPGA開發(fā)板。三、實(shí)驗(yàn)內(nèi)容1 設(shè)計(jì)一個可綜合的分頻器，將50M系統(tǒng)時鐘分頻為1M的時鐘。 2 完成50分頻時序電路的測試模塊。3 發(fā)揮部分： 設(shè)計(jì)一個模擬交通燈黃燈閃爍的電路，并在FPGA開發(fā)板上實(shí)現(xiàn)，要求黃燈每1s閃爍一次（0.5s亮，0.5s滅）。四、實(shí)驗(yàn)步驟、分析及結(jié)果（在下面寫出你的代碼）代碼：module div50(input clk,rst,output reg clk_out );

8、reg 5:0 counter;always (posedge clk or posedge rst)beginif(rst) begin clk_out<=0;counter<=0 ;endelse if(counter=24) begin clk_out<=clk_out;counter<=0;end else counter<=counter+1;endendmodule結(jié)果如圖所示：發(fā)揮部分：module div1s(input clk,rst,output reg clk_out );reg 25:0 counter;always (posedge cl

9、k or posedge rst)beginif(rst) begin clk_out<=0;counter<=0 ;endelse if(counter=12500000) begin clk_out<=clk_out;counter<=0;end else counter<=counter+1;endendmodule指導(dǎo)師（簽名） 時間 實(shí)驗(yàn)（四） 利用有限狀態(tài)機(jī)進(jìn)行時序邏輯的設(shè)計(jì) 實(shí)驗(yàn)日期 2014-12-5 同組者姓名 一、實(shí)驗(yàn)?zāi)康? 掌握利用有限狀態(tài)機(jī)實(shí)現(xiàn)一般時序邏輯分析的方法。2 掌握用Verilog編寫可綜合的有限狀態(tài)機(jī)的標(biāo)準(zhǔn)模版。3 掌握用Ver

10、ilog編寫狀態(tài)機(jī)模版的測試文件的一般方法。二、實(shí)驗(yàn)儀器計(jì)算機(jī)、FPGA開發(fā)板。三、實(shí)驗(yàn)內(nèi)容1 設(shè)計(jì)一個檢測二進(jìn)制序列“10010”的電路。2 完成上述序列檢測電路的測試模塊。3 利用分頻器控制檢測電路檢測的時間間隔。四、實(shí)驗(yàn)步驟、分析及結(jié)果（在下面寫出你的代碼）代碼：module seqdet (rst, clk,seq, det); input clk, rst; input seq; output det; reg det; reg 2:0 cstate, nstate; parameter IDLE = 3'd0, A_1 = 3'd1, B_10 = 3'd2

11、, C_100 = 3'd3, D_1001 = 3'd4, E_10010 = 3'd5; always (posedge clk or posedge rst) if (rst) cstate <= IDLE; else cstate <= nstate; always (seq or cstate) case (cstate) IDLE : if (seq = 1) nstate <= A_1; else nstate <= IDLE; A_1: if (seq = 0) nstate <= B_10; else nstate <

12、;= A_1; B_10: if (seq = 0) nstate <= C_100; else nstate <= A_1; C_100: if (seq = 1) nstate <= D_1001; else nstate <= IDLE; D_1001: if (seq = 0) nstate <= E_10010; else nstate <= A_1; E_10010: if (seq = 0) nstate <= C_100; else nstate <= A_1; default: nstate <= IDLE; endcas

13、e always (cstate) if (cstate = E_10010) det <= 1; else det <= 0;endmodule結(jié)果如圖所示：發(fā)揮部分：module onesecond( input sys_clk, input rst, output clk_out );reg clk_out;reg24:0counter;parameter N=50000000;always (posedge sys_clk or posedge rst) if(rst) begin counter<=1'b0;clk_out<=1'b0; end

14、else if(counter<N/2) begin counter<=counter+1'b1; endelse begin counter<=1'b0; clk_out<=clk_out; endendmodulemodule seqdet (rst, clk,seq, det); input clk, rst; input seq; output det; reg det; reg 2:0 cstate, nstate; parameter IDLE = 3'd0, A_1 = 3'd1, B_10 = 3'd2, C_10

15、0 = 3'd3, D_1001 = 3'd4, E_10010 = 3'd5; always (posedge clk or posedge rst) if (rst) cstate <= IDLE; else cstate <= nstate; always (seq or cstate) case (cstate) IDLE : if (seq = 1) nstate <= A_1; else nstate <= IDLE; A_1: if (seq = 0) nstate <= B_10; else nstate <= A_1

16、; B_10: if (seq = 0) nstate <= C_100; else nstate <= A_1; C_100: if (seq = 1) nstate <= D_1001; else nstate <= IDLE; D_1001: if (seq = 0) nstate <= E_10010; else nstate <= A_1; E_10010: if (seq = 0) nstate <= C_100; else nstate <= A_1; default: nstate <= IDLE; endcase alwa

17、ys (cstate) if (cstate = E_10010) det <= 1; else det <= 0;endmodulemodule Control(input clk,input rst,output clk_out,);Wire seq,det;reg 1:0 state;module onesecond（clk,rst,clk_out );seqdet (rst, clk,seq, det);endmodule指導(dǎo)師（簽名） 時間 實(shí)驗(yàn)（五）交通燈控制器設(shè)計(jì) 實(shí)驗(yàn)日期 2014-12-12 同組者姓名 一、實(shí)驗(yàn)?zāi)康? 掌握模塊化設(shè)計(jì)方法。2 掌握數(shù)字系統(tǒng)設(shè)計(jì)的方

18、法和步驟。3 加深對可綜合風(fēng)格模塊的認(rèn)識。二、實(shí)驗(yàn)儀器計(jì)算機(jī)、FPGA開發(fā)板三、實(shí)驗(yàn)內(nèi)容1 設(shè)計(jì)交通燈控制器模塊。2 設(shè)計(jì)計(jì)數(shù)器實(shí)現(xiàn)交通燈控制器信號變換的時間，要求紅燈30s，綠燈25秒，黃燈5s。3 發(fā)揮部分：實(shí)現(xiàn)十字路口（雙向）交通燈的控制，要求紅黃綠燈交替亮滅，在FPGA開發(fā)板上實(shí)現(xiàn)該功能，用信號燈展示設(shè)計(jì)的結(jié)果四、實(shí)驗(yàn)步驟、分析及結(jié)果（在下面寫出你的代碼）代碼：module Control(input clk,input rst,input lin5,input lin25,output reg en5, /output reg en25, /output reg 2:0 road1

19、,output reg 2:0 road2);reg 1:0 state;always (posedge clk or posedge rst)begin if(rst) begin en5<=0;en25<=0;state<=0;end elsecase(state) /r g y0 : begin road1<=3'b100;road2<=3'b010 ; en25<=1;en5<=0; if(lin25=1) state<=1;end1 : begin road1<=3'b100;road2<=3'

20、;b001 ; en25<=0;en5<=1; if(lin5=1) state<=2;end2 : begin road1<=3'b010;road2<=3'b100 ; en25<=1;en5<=0; if(lin25=1) state<=3;end3 : begin road1<=3'b001;road2<=3'b100 ; en25<=0;en5<=1; if(lin5=1) state<=0;endendcaseendendmodulemodule timer5(input clk,input rst,input en5,output reg lin5 /);reg 27:0 counter;always (posedge clk or posedge rst)begin if(rst) begin counter<=0;lin5<=