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1、 Verilog HDL實驗報告Verilog 實驗報告題 目： 分頻器系部名稱：通信工程專業(yè)名稱：通信工程班 級：班內(nèi)序號：學生姓名 ：時間：2010.12.12一、實驗要求：設計一個將10MHz時鐘分頻為500KHz的時鐘，有復位端；二、實驗內(nèi)容：源文件module fenpin(clr,a,b); input a; input clr; output b; integer i=0; reg b;always (negedge clr or posedge a)if(!clr) begin b=0; i=0; end else begin i=i+1; if(i=11) begin b=b

2、; i=1; end endendmodule 測試文件timescale 10ns/100ps module fenpin_test; reg a; reg clr; wire b; fenpin u1(clr,a,b); initial begin $monitor($time,"clr=%b,a=%b,b=%b",clr,a,b); clr=1'b0; a=1'b0; #5 clr=1'b1; end always #5 a=a;endmodule # 0clr=0,a=0,b=0# 5clr=1,a=1,b=0# 10clr=1,a=0,b=

3、0# 15clr=1,a=1,b=0# 20clr=1,a=0,b=0# 25clr=1,a=1,b=0# 30clr=1,a=0,b=0# 35clr=1,a=1,b=0# 40clr=1,a=0,b=0# 45clr=1,a=1,b=0# 50clr=1,a=0,b=0# 55clr=1,a=1,b=0# 60clr=1,a=0,b=0# 65clr=1,a=1,b=0# 70clr=1,a=0,b=0# 75clr=1,a=1,b=0# 80clr=1,a=0,b=0# 85clr=1,a=1,b=0# 90clr=1,a=0,b=0# 95clr=1,a=1,b=1# 100clr=1,a=0,b=1# 105clr=1,a=1,b=1# 110clr=1,a=0,b=1# 115clr=1,a=1,b=1# 120clr=1,a=0,b=1# 125clr=1,a=1,b=1# 130clr=1,a=0,b=1# 135clr=1,a=1,b=1三、實驗心得： 通過本實驗，我更加熟悉了Verilog這門語言并能使用ModelSim軟件，能自己設計編寫一些程序和其測試文件，并

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