數電減法計數器無效態(tài)010011

1、目錄1課程設計的目的與作用12 課程設計的任務13電路設計方案13.1 六進制同步減法計數器設計電路的理論分析13.1.1設計的總體框圖13.1.2時鐘方程、輸出方程和狀態(tài)方程23.1.3邏輯電路圖53.1.4仿真結果53.2串行序列發(fā)生電路設計83.2.1設計的總體框圖83.2.2建立原始狀態(tài)圖，求時鐘方程，狀態(tài)方程，驅動方程83.2.3邏輯電路圖113.2.4仿真結果123.3二十四進制計數器電路設計153.3.1設計的總體框圖153.3.2輸出方程，狀態(tài)方程，驅動方程163.3.3邏輯電路圖173.3.4仿真結果174設計總結和體會185參考文獻191課程設計的目的與作用隨著科技的進步和

2、社會的發(fā)展，數字電路在各種電器中的應用越來越廣泛。0、1代碼的簡易變換能夠實現復雜的邏輯功能使得數字電路的實現效率很高。課程設計的目的是通過實際設計并搭建一些簡易但典型的數字電路來加深對各邏輯器件邏輯功能的理解。課程設計能夠使我們更進一步理解課堂上所學的理論知識，同時又能鍛煉我們的動手能力和分析問題解決問題的能力。2 課程設計的任務1、六進制同步減法計數器（無效態(tài)：010，011）2、串行序列發(fā)生器（檢測序列：101110）3、二十四進制同步加法計數器3電路設計方案3.1 六進制同步減法計數器設計電路的理論分析3.1.1設計的總體框圖 cp 三位二進制同步減法計數器圖11.原始狀態(tài)圖的建立：所

3、給無效狀態(tài)為010,011，對其余有效狀態(tài)進行邏輯抽象可以得到減法器設計電路的原始狀態(tài)圖如圖2所示： 111 /0 110 /0 101 /0 100 /0 001 /0 000 /1 排列：Q2nQ1nQ0n圖2減法器的狀態(tài)圖3.1.2時鐘方程、輸出方程和狀態(tài)方程由于JK觸發(fā)器功能齊全、使用靈活，本設計選用3個CP下降沿觸發(fā)的邊沿觸發(fā)器。采用同步方案，故取CP0= CP1= CP2= CP (CP 是整個設計的時序電路的輸入時鐘脈沖)。題中所給無效狀態(tài)是010、011，其所對應的最小項和為約束項。由圖2所示狀態(tài)圖所規(guī)定的輸出與現態(tài)之間的邏輯關系，可以直接畫出輸出信號Y的卡諾圖，如圖3所示：

4、Q1nQ0n Q2n 00 01 11 1010× × 0000 0 1 圖3 輸出Y的卡諾圖由以上卡諾圖可得輸出狀態(tài)方程為：Y= 。 由圖2可得到電路次態(tài)Q2n+1Q1n+1Q0n+1的卡諾圖如圖4所示。再分解開便可得到如圖5所示各觸發(fā)器的次態(tài)卡諾圖。 Q1nQ0n Q2n 00 01 11 10111 000×××××× 001100110101 0 1 圖4電路次態(tài)Q2n+1Q1n+1Q0n+1的卡諾圖 Q1nQ0n Q2n 00 01 11 1010 × × 0 1 1 1 0 1 (a

5、) Q2n+1的卡諾圖 Q1nQ0n Q2n 00 01 11 10 10 × × 0 0 1 0 0 1 (b) Q1n+1的卡諾圖 Q1nQ0n Q2n 00 01 11 10 10 × × 1 0 0 1 0 1 (c) Q0n+1的卡諾圖圖5各觸發(fā)器次態(tài)的卡諾圖顯然，由圖5所示各卡諾圖便可很容易地得到各狀態(tài)方程為：Q2n+1=Q1n+1= Q0n+1=由觸發(fā)器的特性方程：Qn+1J，變換狀態(tài)方程，使之與特性方程的形式一致便可得Q2n+1=Q1n+1 = Q0n+1=由以上各狀態(tài)方程變換式比較觸發(fā)器特性方程可得各個觸發(fā)器的驅動方程為：J0=K0=1

6、;, K1=;， K2=. 3.根據所選用的觸發(fā)器和時鐘方程、驅動方程，便可以畫出如圖6所示的邏輯電路圖。無效狀態(tài)為010、011，帶入驅動方程進行計算，結果如下： /0 /0 011 010 111（有效狀態(tài)）所以設計電路能夠跳出無效狀態(tài)自行啟動，符合設計要求。3.1.3邏輯電路圖圖6 六進制同步減法計數器邏輯電路圖3.1.4仿真結果111狀態(tài)110狀態(tài)101狀態(tài)100狀態(tài)001狀態(tài)000狀態(tài)圖6 設計電路的邏輯電路圖3.2串行序列發(fā)生電路設計3.2.1設計的總體框圖 輸入脈沖 cp 串行序列發(fā)生器串行序列輸出 圖73.2.2建立原始狀態(tài)圖，求時鐘方程，狀態(tài)方程，驅動方程 檢測電路的輸入信號

7、是串行數據，輸出信號是檢測結果，從起始狀態(tài)出發(fā)，要記錄連續(xù)輸入序列101110的情況，假設去掉無效狀態(tài)010、011，根據設計要求可以建立如圖8所示的原始狀態(tài)圖：111 /1 110 /0 101 /1 100 /1 001 /1 000 /0 排列：Q2nQ1nQ0n圖8 原始狀態(tài)卡諾圖 2.輸出狀態(tài)Y的卡諾圖如圖9所示： Q1nQ0n Q2n 00 01 11 1001××111001 圖9輸出狀態(tài)的卡諾圖 Q2n Q1nQ0n 00 01 11 10111 000×××××× 001100110101 0 1

8、 圖10次態(tài)Q2n+1Q1n+1Q0n+1的卡諾圖由以上卡諾圖可知輸出狀態(tài) 3.選擇觸發(fā)器，求時鐘方程、輸出方程和狀態(tài)方程 Q1nQ0n Q2n 00 01 11 1010 × × 0 1 1 1 0 1 (a) Q2n+1的卡諾圖 Q1nQ0n Q2n 00 01 11 10 10 × × 0 0 1 0 0 1 (b) Q1n+1的卡諾圖 Q1nQ0n Q2n 00 01 11 10 10 × × 1 0 0 1 0 1 (c) Q0n+1的卡諾圖圖11 各觸發(fā)器次態(tài)的卡諾圖顯然，由圖11所示各卡諾圖便可很容易地得到各狀態(tài)方程為：

9、Q0n+1=由觸發(fā)器的特性方程：Qn+1J，變換狀態(tài)方程，使之與特性方程的形式一致便可得Q2n+1=Q1n+1 = Q0n+1=由以上各狀態(tài)方程變換式比較觸發(fā)器特性方程可得各個觸發(fā)器的驅動方程為：J0=K0=1;, K1=; , K2=。3.2.3邏輯電路圖本序列發(fā)生電路的設計選擇三個JK觸發(fā)器，采用同步時鐘觸發(fā)的發(fā)生方式，即：CP0= CP1= CP2= CP (CP 是整個設計的時序電路的同步輸入時鐘脈沖)。所設計的電路接線圖如下圖12所示：圖12串行序列發(fā)生器邏輯電路圖3.2.4仿真結果檢測1檢測0檢測1檢測1檢測1檢測0 圖13 串行序列101110發(fā)生設計電路由設計六進制減法電路是可

10、知，無效狀態(tài)為010、011時電路能夠自行啟動，故設計電路符合設計要求，3.3二十四進制計數器電路設計3.3.1設計的總體框圖不同進制計數 CP輸入脈沖 集成芯片做成的控計數器 圖141.了解74161計數器芯片功能74161：如圖14：CP是輸入計數脈沖，也就是加到各個觸發(fā)器的時間信號端的時鐘脈沖，是清零端；是置數控制端；是并行輸入數據端；CO是進位信號輸出端；是計數器狀態(tài)輸出端。74161狀態(tài)表輸入輸出CPDCO0XXXXXXXX0000010XX1111XXXX計數110XXXXXX保持11X0XXXXX保持0*表示CP上升沿3.3.2輸出方程，狀態(tài)方程，驅動方程要構成二十四進制計數器，

11、須用兩片74161構成256進制計數器，這里采用并行進位法，即將低位計數器的進位端CO接高位計數器的工作狀態(tài)控制端。對于256進制計數器，采用整體置零法實現二十四進制計數器，由于74161采用異步清零方式，所以整體置零時，觸發(fā)器狀態(tài) 所以，置零輸入端 CR=其它輸入端 CTT1=CTP1=CO時鐘方程 所以用整體置零法實現二十四進制計數器電路。3.3.3邏輯電路圖 圖15二十四進制加法計數器電路3.3.4仿真結果顯示狀態(tài)23顯示狀態(tài)124設計總結和體會1.經過實驗可知，滿足時序圖的變化，且可以進行自啟動。實驗中的碰到的小問題告訴我們，學習和理解理論知識會使實驗設計更合理。設計要盡可能簡單明了且

12、能說明問題，實驗前應確保芯片可以正常使用，檢查導線好壞，避免導線內部斷裂造成實驗失敗。實驗過程中所用芯片引腳較多，要細心認真。2.通過對串行序列的理解，分析設計出合理的狀態(tài)圖，確定所需芯片的種類和個數，根據狀態(tài)圖所得到的卡諾圖，確定各個方程，在實驗室連線即可驗證設計的正確性。該串行序列101110通過在實驗臺上連線及電路的仿真可知其設計合理正確。實驗中，應該認真檢查線路，遇到問題盡量自己解決，達到鍛煉自身能力的目的.3.在這次課程設計中，我查閱了資料，詢問過老師，找出了自己在理論知識及實踐能力方面的欠缺和知識盲點。這樣既鍛煉了我的分析問題、解決問題和實踐的能力，又加深了我對課上老師所講理論知識

13、的理解程度，使我的理論知識與實踐能力很好的結合起來了，對我是一個很大的提高。另外，在課程設計中遇到了很多困難，多次想過放棄，但我最終還是堅持下來并完成了課程設計，這給了我一個啟示，也是一種激勵，以后做任何事情都不能輕言放棄，要努力行動起來！學習不是用嘴說出來的，只有努力做過才可以深切體會其中的樂趣和無窮的奧秘。 5參考文獻1 余孟嘗.數字電子技術基礎簡明教程.高等教育出版社，出版年：2006年。2 吳翔.蘇建峰.Multisim10&Ultiboard原理圖仿真與PCB設計.電子工業(yè)出版社，出版年：2008年1月。3 張利萍，張群芳.數字邏輯實驗指導書.信息學院數字邏輯實驗室，2012

14、年。成 績 評 定 表學生姓名王曉丹班級學號1203010304專 業(yè)自動化課程設計題目數字電子課程設計評語組長簽字：成績日期 2014 年 7 月 11 日 學 院信息科學與工程學院專 業(yè) 自動化學生姓名 王曉丹班級學號 120301004課程設計題目1、六進制同步減法計數器（無效態(tài)：010，011）2、串行序列發(fā)生器的設計（檢測序列101110）3、基于74161芯片仿真設計24進制加法計數器并顯示計數過程內容及要求：(1)通過理論分析計算得出構建電路所需的未知量；(2)在實驗箱上根據計算結果連接并調試電路(3)采用multism仿真軟件建立電路模型，給出仿真結果并分析第一周：數字電子設計第1天：1. 布置課程設計題目及任務。2. 查找文獻、資料，確立設計方案。第23天：1. 安裝multisim軟