一種基于移位寄存器的CAM的VerilogHDL實(shí)現(xiàn)

1、一種基于移位寄存器的CAM的VerilogHDL實(shí)現(xiàn)摘要：一種利用Verilog HDL設(shè)計(jì)CAM的方案，該方案以移位寄存器為核心，所實(shí)現(xiàn)的CAM具有可重新配置改變字長、易于擴(kuò)展、匹配查找速度等特點(diǎn)，并在網(wǎng)絡(luò)協(xié)處理器仿真中得到了應(yīng)用。關(guān)鍵詞：CAM 移位寄存器 Verilog HDLCAM（Content Addressable Memory，內(nèi)容可尋址存儲器）是一種特殊的存儲陣列。它通過將輸入數(shù)據(jù)與CAM中存儲的所有數(shù)據(jù)項(xiàng)同時進(jìn)行比較，迅速判斷出輸入數(shù)據(jù)是否與CAM中的存儲數(shù)據(jù)項(xiàng)相匹配，并給出匹配數(shù)據(jù)項(xiàng)的對應(yīng)地址和匹配信息。CAM以其高速查找、大容量等特點(diǎn)而被廣泛地應(yīng)用于電訊、網(wǎng)絡(luò)等領(lǐng)域。本

2、文介紹一種用Verilog HDL設(shè)計(jì)CAM的方案。該方案以移位寄存器為核心，具有可重新置改變字長、易于擴(kuò)展、匹配查找速度快等特點(diǎn)。1 CAM功能描述CAM的基本框圖如圖1所示。與RAM相似，CAM是將數(shù)據(jù)項(xiàng)存儲在一個陣列中。每個數(shù)據(jù)項(xiàng)的位數(shù)叫做字寬，CAM中所有數(shù)據(jù)項(xiàng)的條數(shù)叫做CAM的深度。通過字寬和深度可以表征CAM中容量。在寫CAM模式（配置）時，WRITE_E信號有效，MATCH_E信號無效，此時通過地址線ADDR選擇DATA_IN輸入的數(shù)據(jù)將要被寫放哪一個單元；在讀CAM模式（查找匹配）時，WRITE_E信號無效，MATCH_E信號有效，CAM將不使用地址線，而是直接將DATA_IN

3、讀入的數(shù)據(jù)與CAM中存儲的各條數(shù)據(jù)項(xiàng)進(jìn)行并行比較。如果CAM中含有與此時輸入數(shù)據(jù)相匹配的存儲數(shù)據(jù)項(xiàng)，CAM將從MATCH_ADDR輸出此存儲數(shù)據(jù)項(xiàng)的地址，并且通過MATH_OK輸出匹配成功的信息。在查找匹配模式時，由于CAM是將輸入數(shù)據(jù)與存儲數(shù)據(jù)項(xiàng)并行比較，所以速度極快。同時，由于不需要通過地址線來尋址數(shù)據(jù)項(xiàng)，CAM將不受地址線寬度的限制，容易擴(kuò)展。2 基于移位寄存器的CAM的設(shè)計(jì)為了說明設(shè)計(jì)方案，以一個寬度為4位、深度為1的基本CAM存儲單元為例。利用這樣一個基本存儲單元，通過適當(dāng)級聯(lián)，可以構(gòu)成任意字寬和深度的CAM。該基本單元采用一個16位的移位寄存器、一個4位的比較器，外加16位的計(jì)數(shù)器

4、和一個二選一的選擇器構(gòu)成。如圖2所示。在寫CAM模式時，WRITE_E信號有效，DATA_IN輸入的是將要寫入數(shù)據(jù)存儲項(xiàng)的4位數(shù)據(jù)。計(jì)數(shù)器進(jìn)行從1111到0000的減計(jì)數(shù)，并將計(jì)數(shù)輸出值與DATA_IN輸入值進(jìn)行比較。若二者相同，比較器輸出1到移位寄存器中；不同則輸出0到移位寄存器中。在16個時鐘周期之后，將完成DATA_IN輸入數(shù)據(jù)與計(jì)數(shù)器輸出的所有情況的比較。這樣，移位寄存器中將存入15個0和一個1。在讀CAM模式時，MATCH_IN為1，此時，DATA_IN輸入的數(shù)據(jù)直接送到移位寄存器的地址端，它將決定移位寄存器輸出其16個位中的哪一位。如果該位輸出1，則表示此時DATA_IN與原來寫入

5、該單元的數(shù)據(jù)相同，即發(fā)生匹配；反之則輸出0，表示無匹配項(xiàng)。以上討論只是針對4位字寬的數(shù)據(jù)項(xiàng)的讀寫，而對于更長字寬的數(shù)據(jù)項(xiàng)，必須進(jìn)行字寬擴(kuò)展。可用多個比較器和移位寄存器組成的存儲數(shù)據(jù)項(xiàng)并聯(lián)在一起，組成一個字結(jié)構(gòu)，即把輸入的數(shù)據(jù)按每4位分為一組，每組對應(yīng)一套比較器和移位寄存器，每組只產(chǎn)生一個最終的MTACH_OUT信號。例如，對于16位的數(shù)據(jù)項(xiàng)，就需要4組這樣的結(jié)構(gòu)。這4組基本結(jié)構(gòu)中的讀和寫可以同時完成。只有4組都產(chǎn)生匹配信號，最終的MATCH_OUT輸出才有1，表明讀入的16位DATA_IN數(shù)據(jù)與存儲的數(shù)據(jù)項(xiàng)匹配。CAM只需要存儲多個數(shù)據(jù)項(xiàng)，因此需要多個字結(jié)構(gòu)的深度擴(kuò)展。將這些字結(jié)構(gòu)中的比較器和

6、移位寄存器分別組合在一起，構(gòu)成比較器陣列和移位寄存器陣列。為了在寫CAM時進(jìn)行寫入數(shù)據(jù)的定位，還需要一個地址譯碼模塊來指出是對哪一個數(shù)據(jù)項(xiàng)進(jìn)行寫操作。在讀CAM時，得到輸入數(shù)據(jù)與各個存儲數(shù)據(jù)項(xiàng)的匹配信息之后，還要對這些匹配信息進(jìn)行編碼，得到最后要輸出的相匹配的存儲數(shù)據(jù)項(xiàng)的地址MATCH_ADDR和是否發(fā)生匹配的信息MATCH_OK。完整的CAM結(jié)構(gòu)框圖見圖3。3 基于移位寄存器的CAM的Verilog HDL實(shí)現(xiàn)硬件描述語言VerilogHDL是一種應(yīng)用于電路設(shè)計(jì)的描述語言，具有行為級、寄存器傳輸級、邏輯門級和開關(guān)級等多層次描述。它簡單易讀，描述與工藝無關(guān)，并且得到許多EDA工具的支持。利用V

7、erilog HDL語言進(jìn)行電路設(shè)計(jì)可以大大節(jié)省設(shè)計(jì)時間和成本。本設(shè)計(jì)以一個數(shù)據(jù)項(xiàng)字寬為16位、深度為8的CAM為例，進(jìn)行Verilog HDL設(shè)計(jì)，并利用Xilinx Virtex系列中XCV1000器件進(jìn)行綜合。綜合后的仿真分析表明，該方案是合理可行的。圖4為匹配查找的時序仿真結(jié)果，CAM中預(yù)先放入了0019H，001AH，001DH五個數(shù)據(jù)。CLK為系統(tǒng)時鐘，DATA_IN為數(shù)據(jù)輸入，MATCH_ENABLE為讀CAM（查找）允許信號，GLOBAL_RST為全局清零信號，R_MATCH_ADDR為匹配地址輸出信號，R_MATCH_OK為是否發(fā)生匹配信號。從仿真波形可以看出，輸入數(shù)據(jù)經(jīng)過兩個時鐘周期，輸出匹配信息，包括是否匹配和相匹配的存儲數(shù)據(jù)項(xiàng)的地址。如果不匹配，是否匹配的信號為0，而輸出地址線不變。本方案以移位寄存器設(shè)計(jì)CAM，在寫模式下需要16個時鐘周期完成一個數(shù)據(jù)項(xiàng)的寫入；讀模式僅需一個時鐘周期。它具有速