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1、實(shí) 驗(yàn) 報(bào) 告姓名 # 學(xué)號(hào) # 專業(yè) # 班級(jí) # 一、 設(shè)計(jì)/實(shí)驗(yàn)項(xiàng)目名稱: 集成電路系統(tǒng)EDA軟件使用簡(jiǎn)介 基本內(nèi)容描述:了解門電路元件庫,了解邏輯電路的仿真,了解原理圖文件的綜合和下載。輸入端為:A、B、C ; 輸出端為:O0、O1、O2、O3、O4、O5、O6、O7。二、 電路設(shè)計(jì)及原理了解元件設(shè)計(jì)圖如圖1所示。圖1. 了解元件電路設(shè)計(jì)圖了解元件電路通過添加與門和非門,實(shí)現(xiàn)了ABC的各種情況輸出,結(jié)果由O0O7輸出端輸出。 三、 設(shè)計(jì)電路仿真與分析了解元件電路仿真圖如圖2所示,由仿真可得出ABC的所有可能輸出結(jié)果。圖2. 了解元件電路仿真圖四、 實(shí)驗(yàn)結(jié)論 由仿真實(shí)驗(yàn)可知: 設(shè)計(jì)電路正
2、確,實(shí)現(xiàn)了ABC的所有組合輸出。實(shí) 驗(yàn) 報(bào) 告姓名 # 學(xué)號(hào) # 專業(yè) # 班級(jí) #一、 設(shè)計(jì)/實(shí)驗(yàn)項(xiàng)目名稱: 多選一選擇器電路的設(shè)計(jì) 基本內(nèi)容描述:完成2選1多路選擇器mux21a的設(shè)計(jì)及仿真,其中a、s、b為輸入端,y為輸出端;完成4選1多路選擇器mux41a的設(shè)計(jì)及仿真,其中A0、A1、O0、O1、O2、O3為輸入端,Y為輸出端。二、 電路設(shè)計(jì)及原理2選1多路選擇器mux21a的設(shè)計(jì)電路圖如圖2.1所示。4選1多路選擇器mux41a的設(shè)計(jì)電路如圖2.2所示。圖2.1 2選1多路選擇器mux21a設(shè)計(jì)電路圖圖2.2 4選1多路選擇器mux41a設(shè)計(jì)電路圖2選1多路選擇器mux21a中,s為
3、地址碼輸入端,決定輸出端y輸出a或b的輸入信號(hào)。同樣的,4選1多路選擇器mux41a中,A0、A1為地址碼輸入端,決定輸出端Y輸出輸入端A0A1中的其中一個(gè)信號(hào)。三、 設(shè)計(jì)電路仿真與分析2選1選擇器mux21a的功能仿真圖如圖2.3所示,該電路通過地址選擇輸入端s選擇輸出端y輸出的是輸入端a或b的輸入信號(hào)。圖2.3 2選1多路選擇器mux21a的仿真圖4選1選擇器mux41a的功能仿真圖如圖2.4所示,該電路通過選擇輸入端A0與A1選擇輸出端Y輸出的是輸入端A0A7中的哪一個(gè)輸入信號(hào)。圖2.4 4選1多路選擇器mux41a的仿真圖四、 實(shí)驗(yàn)結(jié)論 由仿真實(shí)驗(yàn)可知:(1)2選1多路選擇器mux21
4、a與4選1多路選擇器mux41a的電路設(shè)計(jì)正確,實(shí)現(xiàn)了數(shù)據(jù)選擇器的功能,數(shù)據(jù)選擇器通過地址碼選擇輸出的信號(hào)。(2)在本實(shí)驗(yàn)中2選1多路選擇器mux21a通過地址碼輸入端s控制輸出,4選1多路選擇器則通過地址碼輸入端A0、A1控制輸出。實(shí) 驗(yàn) 報(bào) 告姓名 # 學(xué)號(hào) # 專業(yè) # 班級(jí) #五、 設(shè)計(jì)/實(shí)驗(yàn)項(xiàng)目名稱: 一位全加器電路的設(shè)計(jì) 基本內(nèi)容描述:完成雙2選1多路選擇器的設(shè)計(jì)及仿真,完成一位半加器的設(shè)計(jì)及仿真,利用已經(jīng)設(shè)計(jì)好的半加器完成一位全加器的設(shè)計(jì)及仿真和一位全減器的設(shè)計(jì)及仿真。六、 電路設(shè)計(jì)及原理(1)雙2選1多路選擇器雙2選1多路選擇器的基本單元(mux21a)設(shè)計(jì)原理圖如圖3.1所示
5、,雙2選1多路選擇器以圖3.1設(shè)計(jì)電路生成的設(shè)計(jì)圖如圖3.2所示。圖3.1 基本單元(mux21a)設(shè)計(jì)原理圖基本單元二選一多路選擇器mux21a可通過地址碼輸入端s控制輸出端y的輸出,當(dāng)s為高電平時(shí)輸出輸入端b接收的信號(hào),當(dāng)s為低電平時(shí)輸出輸入端a接收的信號(hào)。圖3.2 雙2選1多路選擇器的設(shè)計(jì)電路雙2選擇器以二選一多路選擇器為基本單元設(shè)計(jì)而成,通過地址碼輸入端s0與s1控制輸出端outy的輸出。當(dāng)s1s0=00時(shí),輸出輸入端a1的輸入信號(hào);當(dāng)s1s0=01時(shí)輸出輸入端a2的輸入信號(hào);當(dāng)s1s0=10時(shí)輸出輸入端a3的輸入信號(hào)。(2)一位全加器的設(shè)計(jì)一位半加器h_adder的設(shè)計(jì)電路圖如圖3.
6、3所示,以一位半加器h_adder為基本單元設(shè)計(jì)的一位全加器f_adder設(shè)計(jì)圖如圖3.4所示。圖3.3 一位半加器h_adder的設(shè)計(jì)電路圖一位半加器h_adder電路可實(shí)現(xiàn)如表一所示的邏輯功能。表一圖3.4 一位全加器f_adder的設(shè)計(jì)電路一位全加器f_adder的加數(shù)輸入輸入端為ain和bin,前一位進(jìn)位端為cin,均為輸入端;輸出端有cout和sun,cout為進(jìn)位端,sum為輸出端。要相加的數(shù)在輸入端ain與bin輸入,在輸出端sum就課得出本位的相加結(jié)果,輸出端可得出是否有進(jìn)位。(3)一位全減器的設(shè)計(jì)一位全減器f_subber以一位半加器a_dder為基本元件設(shè)計(jì)而成,其設(shè)計(jì)原理
7、圖如圖3.5所示。該一位全減器可以實(shí)現(xiàn)輸入端x與y的想減,輸出端differ可輸出相減數(shù)本位的計(jì)算結(jié)果,輸出端sub_out顯示向高位的借位,輸入端sub_in顯示向低位的借位。圖3.5 一位全減器f_subber的設(shè)計(jì)電路七、 設(shè)計(jì)電路仿真與分析(1)雙2選1多路選擇器的設(shè)計(jì)雙2選1的多路選擇器的功能仿真圖如圖3.6所示。由仿真圖可以看出該雙2選1多路選擇器的設(shè)計(jì)通過地址輸入碼s0與s1控制輸出端的輸出信號(hào)。圖3.6 雙2選1多路選擇器仿真圖(2)一位全加器的設(shè)計(jì)一位半加器h_adder的功能仿真圖如圖3.7所示,該設(shè)計(jì)的一位半加器能實(shí)現(xiàn)表一的邏輯功能。圖3.7 一位半加器h_adder的仿
8、真圖一位全加器f_adder的仿真圖如圖3.8所示。該設(shè)計(jì)的一位全加器可以實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)的相加,課在輸出端sum輸出從輸入端ain和bin輸入的相加數(shù)的本位相加結(jié)果,輸出端cout輸出相加的進(jìn)位結(jié)果,實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)的相加功能。圖3.8 一位全加器f_adder的仿真圖(3)一位全減器的設(shè)計(jì)一位全減器f_suber的仿真圖如圖3.9所示。該設(shè)計(jì)的一位全減器可以實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)的相減,本位相減結(jié)果由輸出端differ輸出,輸出端sub_out表示是否向高位借數(shù)。圖3.9 一位全減器f_suber的仿真圖八、 實(shí)驗(yàn)結(jié)論 由仿真實(shí)驗(yàn)可知:(1) 雙2選1選擇器、一位全加器、一位全減器電
9、路均設(shè)計(jì)成功,功能均正確。(2) 雙2選1選擇器通過地址輸入碼選擇輸出信號(hào);一位全加器能實(shí)現(xiàn)可實(shí)現(xiàn)兩位一位二進(jìn)制數(shù)的加法,得出本位的數(shù)和對(duì)高位的進(jìn)位;一位全減器可實(shí)現(xiàn)兩位一位二進(jìn)制數(shù)的減法,得出本位的數(shù)和向高位的借位。實(shí) 驗(yàn) 報(bào) 告姓名 學(xué)號(hào) 專業(yè) 班級(jí) 九、 設(shè)計(jì)/實(shí)驗(yàn)項(xiàng)目名稱: 含時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器的設(shè)計(jì) 基本內(nèi)容描述:完成基于74390的十進(jìn)制計(jì)數(shù)器電路設(shè)計(jì)及仿真,完成含時(shí)鐘使能的2位十進(jìn)制計(jì)數(shù)器的電路的設(shè)計(jì)及仿真,完成含時(shí)鐘使能的30進(jìn)制計(jì)數(shù)器的設(shè)計(jì)及仿真。十、 電路設(shè)計(jì)及原理(1) 基于74390的十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)十進(jìn)制計(jì)數(shù)器的基本單元74390設(shè)計(jì)原理圖如圖4.1所示,十進(jìn)制
10、技術(shù)器的設(shè)計(jì)原理圖如圖4.2所示。圖4.1 基本元件74390設(shè)計(jì)原理圖基本元件74390有兩組輸入端:1CLR、1CLKA、1CLKB為一組,2CLR、2CLKA、2CLKB為另外一組;兩組輸出端:1QA、1QB、1QC、1QD為一組,2QA、2QB、2QC、2QD又為另外一組。其中開頭為1的為一組,開頭為2的又一組,CLR端為清零端,高電平清零,CLK為輸入脈沖端,上升沿使芯片計(jì)數(shù),且芯片74390有過9(即輸出超過1001)自動(dòng)清零功能。圖4.2十進(jìn)制計(jì)數(shù)器電路設(shè)計(jì)圖十進(jìn)制計(jì)數(shù)器輸入端為1CLK,輸出端為q3.0,清零端1CLR姐弟,芯片隨輸入端信號(hào)的上升沿計(jì)數(shù),且過9自動(dòng)清理。(2)
11、含時(shí)鐘使能的2位十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)含時(shí)鐘使能的2位十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)原理圖如圖4.3所示。輸入端enb為使能端,接高電平計(jì)數(shù)有效,低電平無效;輸入端CLK為時(shí)鐘輸入端,上升沿計(jì)數(shù);輸入端CLR為清零端,高電平有效。輸出端為q3.0與q7.4,輸出已經(jīng)記到的數(shù);進(jìn)位端count顯示是否有進(jìn)位,高電平表示有進(jìn)位,低電平表示無進(jìn)位。該2位十進(jìn)制計(jì)數(shù)器可以實(shí)現(xiàn)0099的計(jì)數(shù)。圖4.3 含時(shí)鐘使能的2位十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)電路(3) 含時(shí)鐘使能的30進(jìn)制計(jì)數(shù)器的設(shè)計(jì)含時(shí)鐘使能的30進(jìn)制計(jì)數(shù)器的設(shè)計(jì)原理圖如圖4.4所示。該電路在含時(shí)鐘使能的2位十進(jìn)制計(jì)數(shù)器基礎(chǔ)上加上了一個(gè)反饋電路,使計(jì)數(shù)器輸出超過29時(shí)(即
12、超過0010 1001)自動(dòng)清零,實(shí)現(xiàn)30進(jìn)制計(jì)數(shù)。圖4.4 含時(shí)鐘使能的30進(jìn)制數(shù)的電路設(shè)計(jì)十一、 設(shè)計(jì)電路仿真與分析(1) 基于74390的十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)基于74390的十進(jìn)制計(jì)數(shù)器設(shè)計(jì)電路的功能仿真圖如圖4.5所示,輸入端接時(shí)序脈沖,輸出端實(shí)現(xiàn)了09(即00001001)的計(jì)數(shù),且過9后(即過1001后)自動(dòng)清零,重新計(jì)數(shù),清零端CLR接地為低電平,不清零。圖4.5 十進(jìn)制計(jì)數(shù)器電路的仿真圖(2) 含時(shí)鐘使能的2位十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)含時(shí)鐘使能的2位十進(jìn)制計(jì)數(shù)器設(shè)計(jì)電路的功能仿真圖如圖4.6所示。使能端enb接高電平使計(jì)數(shù)器可以計(jì)數(shù),輸入端CLK接時(shí)鐘脈沖,上升沿計(jì)數(shù),清零端CLR接低
13、電平,不清零。該電路可以實(shí)現(xiàn)0099(即0000 0000 1001 1001)的計(jì)數(shù)。圖4.6 含時(shí)鐘使能的2位十進(jìn)制計(jì)數(shù)器電路的仿真圖(3) 含時(shí)鐘使能的30進(jìn)制計(jì)數(shù)器的設(shè)計(jì)含時(shí)鐘使能的30進(jìn)制計(jì)數(shù)器的設(shè)計(jì)電路的時(shí)序仿真圖如圖4.7所示。使能端始終接高電平,使芯片計(jì)數(shù),輸入端CLK接時(shí)鐘脈沖,上升沿計(jì)數(shù),當(dāng)計(jì)數(shù)超過29(即超過0010 1001)時(shí),有反饋電路使清零端CLR輸入高電平,芯片清零,重新計(jì)數(shù),實(shí)現(xiàn)30進(jìn)制計(jì)數(shù)。圖4.7 含時(shí)鐘使能的30進(jìn)制計(jì)數(shù)器設(shè)計(jì)電路的仿真圖十二、 實(shí)驗(yàn)結(jié)論 由仿真實(shí)驗(yàn)可知:(1)基于74390的十進(jìn)制計(jì)數(shù)器、含時(shí)鐘使能的2位十進(jìn)制計(jì)數(shù)器、含時(shí)鐘使能的30進(jìn)
14、制計(jì)數(shù)器的電路設(shè)計(jì)均成功,邏輯功能均正確。(2)使能輸入端enb時(shí)鐘接高電平,高電平有效;清零輸入端clr始終接低電平,低電平無效。利用反饋電路能實(shí)現(xiàn)利用M進(jìn)制的計(jì)數(shù)器實(shí)現(xiàn)N進(jìn)制計(jì)數(shù)器的功能(N<=M)。實(shí) 驗(yàn) 報(bào) 告姓名 3# 學(xué)號(hào) # 專業(yè) # 班級(jí) #十三、 設(shè)計(jì)/實(shí)驗(yàn)項(xiàng)目名稱: 編碼器與譯碼器的設(shè)計(jì) 基本內(nèi)容描述:完成8421編碼器的設(shè)計(jì)與仿真,完成5-24譯碼器的設(shè)計(jì)及仿真,得出結(jié)論并分析。十四、 電路設(shè)計(jì)及原理(1)8421編碼器的設(shè)計(jì)8421編碼器的基本元件74148的設(shè)計(jì)電路如圖5.1所示,基于74148設(shè)計(jì)的8421編碼器的設(shè)計(jì)電路如圖5.2所示。圖5.1 基本元件74
15、148設(shè)計(jì)電路圖基本元件74148的輸入使能端為EIN,低電平有效;選通輸出端為EON,低電平有效;擴(kuò)展輸出端為GSN,同樣低電平有效;輸入端0N、1N、2N、3N、4N、5N、6N、7N其中一個(gè)輸入為低電平,其余為高電平,則輸出端A2N、A1N、A0N輸出對(duì)應(yīng)的二進(jìn)制碼的反碼。該基本元件74148能實(shí)現(xiàn)表一所示的功能。表一由表一可以看出,使能端EIN=0時(shí),編碼器處于工作狀態(tài),允許編碼。即只要有一個(gè)輸入為0,A2N A1N A0N就輸出對(duì)應(yīng)的二進(jìn)制的反碼。同時(shí)擴(kuò)展輸出GSN為0,而選通輸出EON則為1。當(dāng)所有輸入均為1時(shí),A2NA1NA0N=111,而GSN為1,EON為0。當(dāng)EIN=1時(shí),
16、編碼器處于禁止工作狀態(tài),此時(shí)輸入0N7N不論為何值,輸出A2N、A1N、A0N均為1,擴(kuò)展輸出EON和選通輸出GSN均為1。圖5.2 8421編碼器設(shè)計(jì)電路圖8421編碼器數(shù)據(jù)輸入端為I0115,輸入時(shí)其中一個(gè)輸入端為低電平其余為高電平或者均為高電平,則輸出端A3A2A1A0輸出對(duì)應(yīng)的二進(jìn)制的反碼。使能輸入端EI始終為低電平,低電平有效。(2)524譯碼器的設(shè)計(jì)524譯碼器的基本元件74139的設(shè)計(jì)電路圖如圖5.3所示,以元件74139為基礎(chǔ)的524譯碼器電路設(shè)計(jì)圖如圖5.4所示。圖5.3 基本元件74139設(shè)計(jì)電路圖由圖可知,基本元件74139實(shí)際上存在兩組相同的電路,通過兩組電路的組合可實(shí)
17、現(xiàn)如表二所示的功能。以功能劃分,也可以劃分為兩組,輸入端為GN、A、B,其中GN為輸入使能端,低電平有效。表二圖5.4 5-25譯碼器的電路設(shè)計(jì)圖5-24譯碼器輸入端為adder4.0,輸入一個(gè)四位二進(jìn)制數(shù),刻在輸出端中得到對(duì)應(yīng)輸入的譯碼。十五、 設(shè)計(jì)電路仿真與分析(1)8421編碼器的設(shè)計(jì)8424編碼器電路的功能仿真圖如圖5.5所示。輸入使能端EI低電平有效,始終為低電平,輸入端I0I15輸入信號(hào),通過設(shè)計(jì)電路在輸出端A0A3得到了對(duì)應(yīng)輸入的8421編碼。圖5.5 8421編碼器設(shè)計(jì)電路的仿真圖(2)5-24譯碼器的設(shè)計(jì)5-24譯碼器設(shè)計(jì)電路的功能仿真圖如圖5.6所示。該電路輸入使能端EI低
18、電平有效,始終低電平;輸出使能端EO和擴(kuò)展輸出端GS也是低電平有效,由數(shù)輸入信號(hào)決定;輸出端A0A3的信號(hào)則由輸入端I0I15決定,通過設(shè)計(jì)的電路可實(shí)現(xiàn)譯碼功能。圖5.6 5-24譯碼器設(shè)計(jì)電路的功能仿真十六、 實(shí)驗(yàn)結(jié)論 由仿真實(shí)驗(yàn)可知:(1)8421編碼器與5-24譯碼器的電路設(shè)計(jì)成果,功能設(shè)計(jì)正確。(2)輸入使能端、輸出使能端、輸出擴(kuò)展端均低電平有效。實(shí) 驗(yàn) 報(bào) 告姓名 # 學(xué)號(hào) # 專業(yè) # 班級(jí) #十七、 設(shè)計(jì)/實(shí)驗(yàn)項(xiàng)目名稱: 一位8421BCD碼加法器電路的設(shè)計(jì) 基本內(nèi)容描述:用74283加法器和邏輯門設(shè)計(jì)實(shí)現(xiàn)一位8421BCD碼加法器電路及進(jìn)行防真,輸入輸出均是BCD碼,CI為低位
19、的進(jìn)位信號(hào),CO為高位的進(jìn)位信號(hào),輸入為兩個(gè)1位十進(jìn)制數(shù)A,輸出用S表示。十八、 電路設(shè)計(jì)及原理一位8421BCD加法器的基本元件74283加法器的設(shè)計(jì)電路如圖6.1所示,用74283加法器和邏輯門設(shè)計(jì)實(shí)現(xiàn)的一位8421BCD碼加法器電路如圖6.2所示。圖6.1 基本元件7283加法器設(shè)計(jì)電路74283加法器可實(shí)現(xiàn)兩個(gè)四位二進(jìn)制數(shù)(A3A2A1A0與B3B2B1B0)的相加,計(jì)算結(jié)果由輸出端sum4sum3sum2sum1輸出,并且有進(jìn)位輸入端C0,進(jìn)位輸出端C4.圖5.2 8421BCD加法器設(shè)計(jì)電路圖8421BCD加法器由輸入端A3.0、B3.0輸入兩個(gè)四位加數(shù),相加結(jié)果又輸出端sum3.
20、0輸出,輸入進(jìn)位端CI設(shè)為0,輸出進(jìn)位端CO輸出結(jié)果由相加結(jié)果決定。十九、 設(shè)計(jì)電路仿真與分析8421BCD加法器設(shè)計(jì)電路的功能仿真圖如圖5.3所示。通過功能驗(yàn)證,該電路實(shí)現(xiàn)了兩個(gè)數(shù)的相加功能,結(jié)果正確。圖5.3 8421BCD加法器仿真圖二十、 實(shí)驗(yàn)結(jié)論 由仿真實(shí)驗(yàn)可知:(1) 設(shè)計(jì)8421加法器電路成功,功能設(shè)計(jì)正確。(2) 輸入輸出均有進(jìn)位端,可實(shí)現(xiàn)加數(shù)的進(jìn)位功能。實(shí) 驗(yàn) 報(bào) 告姓名 # 學(xué)號(hào) # 專業(yè) #3 班級(jí) #二十一、 設(shè)計(jì)/實(shí)驗(yàn)項(xiàng)目名稱: 7人表決電路的設(shè)計(jì) 基本內(nèi)容描述:參加表決者7人,同意為1,不同意為0,同意者過半則表決通過,綠指示燈亮;表決不通過則紅指示燈亮。設(shè)計(jì)7人表
21、決器,顯示表決結(jié)果。 二十二、 電路設(shè)計(jì)及原理7人表決器的基本元件一位全加器f_adder設(shè)計(jì)電路圖如圖7.1所示,7人表決器的設(shè)計(jì)電路如圖7.2所示。圖7.1 基本元件一位全加器f_adder設(shè)計(jì)電路圖一位全加器f_adder的加數(shù)輸入輸入端為ain和bin,前一位進(jìn)位端為cin,均為輸入端;輸出端有cout和sun,cout為進(jìn)位端,sum為輸出端。要相加的數(shù)在輸入端ain與bin輸入,在輸出端sum就可得出本位的相加結(jié)果,輸出端可得出是否有進(jìn)位。圖7.2 7人表決器的設(shè)計(jì)電路圖7人表決器利用一位全加器計(jì)數(shù),然后通過記到的通過與非通過的數(shù)字比較,最后得出表決結(jié)果,以亮紅燈或者綠燈的形式顯示
22、,高電平使燈亮。二十三、 設(shè)計(jì)電路仿真與分析7人表決器設(shè)計(jì)電路的功能仿真圖如圖7.3 所示。參加表決者7人,同意為1,不同意為0,同意者過半則表決通過,綠指示燈亮;表決不通過則紅指示燈亮。通過一位加法器實(shí)現(xiàn)加法計(jì)數(shù),最后得出結(jié)果。圖7.3 7人表決器設(shè)計(jì)電路的功能仿真圖二十四、 實(shí)驗(yàn)結(jié)論 由仿真實(shí)驗(yàn)可知:a) 設(shè)計(jì)7人表決器電路成功,功能設(shè)計(jì)正確。b) 同意為高電平1,不同意為低電平0,高電平1使燈亮.實(shí) 驗(yàn) 報(bào) 告姓名 # 學(xué)號(hào) # 專業(yè) # 班級(jí) #二十五、 設(shè)計(jì)/實(shí)驗(yàn)項(xiàng)目名稱: D觸發(fā)器構(gòu)成的循環(huán)碼計(jì)數(shù)器的設(shè)計(jì) 基本內(nèi)容描述:用D觸發(fā)器構(gòu)成按循環(huán)碼(000->001->011
23、->111->101->100->000)規(guī)律工作的六進(jìn)制同步計(jì)數(shù)器。二十六、 電路設(shè)計(jì)及原理基本元件D觸發(fā)器的設(shè)計(jì)電路如圖8.1所示,按循環(huán)碼(000->001->011->111->101->100->000)規(guī)律工作的六進(jìn)制同步計(jì)數(shù)器的設(shè)計(jì)電路如圖8.2所示。圖8.1 D觸發(fā)器的設(shè)計(jì)電路圖D觸發(fā)器中,當(dāng)CP=0時(shí),與非門G3和G4封鎖,其輸出為1,觸發(fā)器的狀態(tài)不變,同時(shí)可接收輸入信號(hào)D;當(dāng)CP由0變1時(shí),Q=D;觸發(fā)器翻轉(zhuǎn)后,在CP=1時(shí)輸入信號(hào)被封鎖。圖8.2 六進(jìn)制循環(huán)計(jì)數(shù)器的設(shè)計(jì)電路圖六進(jìn)制循環(huán)計(jì)數(shù)器中D觸發(fā)器輸入端的值滿
24、足如表一所示的邏輯關(guān)系,通過基本元件D觸發(fā)器和外部邏輯電路是形成了按規(guī)律工作的六進(jìn)制循環(huán)碼(000->001->011->111->101->100->000)。表一Q2Q1Q0000001011111101100D2001110D1011000D0111100二十七、 設(shè)計(jì)電路仿真與分析D觸發(fā)器構(gòu)成的循環(huán)碼計(jì)數(shù)器設(shè)計(jì)電路的功能仿真圖如圖8.3所示。該設(shè)計(jì)電路實(shí)現(xiàn)了000->001->011->111->101->100->000的循環(huán)計(jì)數(shù)。圖8.3 D觸發(fā)器構(gòu)成的循環(huán)碼計(jì)數(shù)器設(shè)計(jì)電路的功能仿真圖二十八、 實(shí)驗(yàn)結(jié)論 由仿真實(shí)驗(yàn)可知:a) 設(shè)計(jì)D觸發(fā)器構(gòu)成的循環(huán)碼計(jì)數(shù)器電路成功,功能設(shè)計(jì)正確。b) 用時(shí)鐘脈沖實(shí)現(xiàn)計(jì)數(shù),且設(shè)計(jì)電路可以自動(dòng)復(fù)位,即實(shí)現(xiàn)000->001->011->111->101->100->000的循環(huán)。實(shí) 驗(yàn) 報(bào) 告姓名 # 學(xué)號(hào) # 專業(yè) # 班級(jí) #二十九、 設(shè)計(jì)/實(shí)驗(yàn)項(xiàng)目名稱: 分頻電路的設(shè)計(jì) 基本內(nèi)容描述:利用74161實(shí)現(xiàn)2分頻、4分頻、8分頻和16分頻,
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