板級系統(tǒng)初級培訓(xùn)內(nèi)容

1、Mentor Graphics板級系統(tǒng)初級培訓(xùn)內(nèi)容題目：板級系統(tǒng)初級培訓(xùn)（原理圖、PCB庫管理設(shè)計技術(shù)）課程時間：3天 （11月9日11月11日）描述通過3天的培訓(xùn)，您將學(xué)會Mentor Graphics 板級系統(tǒng)設(shè)計軟件DxDesigner - Expedition PCB系統(tǒng)的整個設(shè)計流程，包括原理圖設(shè)計，元器件庫設(shè)計，布局布線和生產(chǎn)數(shù)據(jù)產(chǎn)生。經(jīng)驗豐富的PCB工程師現(xiàn)場指導(dǎo)，上機操作。您可以學(xué)到n 中心庫概述及使用n 原理圖符號庫的設(shè)計與屬性n 封裝庫的設(shè)計與工藝n 原理圖基本設(shè)計n 原理圖層次化設(shè)計；n 設(shè)計驗證及設(shè)計數(shù)據(jù)打包；n ECO更改及文檔輸出功能。n 增添指導(dǎo)布局的屬性n 建立

2、板的幾何形狀n 創(chuàng)建和編輯映射和目錄文件,控制邏輯符號到器件的打包 n 交互和自動布局 n 設(shè)置設(shè)計規(guī)則 n 使用布局工具進行自動和交互布局 n 使用布線工具進行布線 n 產(chǎn)生各種樣式的覆銅n 產(chǎn)生各種生產(chǎn)數(shù)據(jù)Mentor Graphics FPGA設(shè)計初級培訓(xùn)內(nèi)容題目：利用FPGA Advantage設(shè)計可編程器件課程時間：3天（11月14日11月16日）描述利用FPGA Advantage設(shè)計可編程器件將會幫助您充分發(fā)揮FPGA Advantage的性能，提高您的設(shè)計技能和改進FPGA的設(shè)計流程。這個課程將教會您從概念到芯片實現(xiàn)一個定制的設(shè)計，包括整個FPGA Advantage設(shè)計流程，

3、在HDL Designer Series中創(chuàng)建一個圖形化設(shè)計，在HDL仿真器ModelSim中驗證設(shè)計，利用Precision把設(shè)計綜合和優(yōu)化到指定的芯片。親手實例練習(xí)將進一步鞏固所學(xué)課程和討論內(nèi)容，在專業(yè)工程師的指導(dǎo)下，您將體會到廣泛而深刻的工具使用經(jīng)驗。您可以學(xué)到n 使用HDL Designer Series 快速創(chuàng)建HDL的設(shè)計概念n 創(chuàng)建HDL狀態(tài)機、框圖、真值表和流程圖等n 設(shè)計項目的歸檔手段n 使用ModelSim調(diào)試和驗證設(shè)計n 快速創(chuàng)建測試平臺n 用Precision把HDL設(shè)計綜合到廣泛的FPGA器件中n 基于速度和面積優(yōu)化設(shè)計n 有效地使用層次設(shè)計n 實現(xiàn)靜態(tài)時序分析n 使

4、用top-down和bottom-up的設(shè)計技術(shù)n 重用設(shè)計單元Mentor Graphics 定制IC數(shù)?；旌戏抡嬖O(shè)計培訓(xùn)內(nèi)容題目： 定制IC及數(shù)?；旌戏抡嬲n程時間：4天（11月21日11月24日）描述模擬/混合信號電路設(shè)計已成為今日IC設(shè)計的主流。設(shè)計中電路驗證部分是最重要的階段，占據(jù)整個設(shè)計中50%到70%的人力、機器資源和時間。Mentor Graphics提供完整而成熟的模擬/混合信號集成電路設(shè)計的全套解決方案。從電路圖設(shè)計、SPICE仿真、混合信號電路仿真、RF電路仿真直到版圖設(shè)計、驗證、寄生RC參數(shù)提取等，整套流程都有成熟的工具被廣泛使用。其中混合信號仿真工具ADMS為第一個解決

5、混合信號驗證挑戰(zhàn)的EDA工具，是目前業(yè)界最成功的混合仿真工具。通過四天的學(xué)習(xí)，可以掌握模擬/混合信號集成電路的設(shè)計流程和仿真驗證方法。您可以學(xué)到n Analog/Mixed Signal集成電路設(shè)計流程n 如何通過DA-IC進行Schematics設(shè)計；電路設(shè)計中的仿真環(huán)境n 利用IC Station進行定制版圖設(shè)計n 原理圖驅(qū)動的版圖設(shè)計n SPICE仿真器Eldo在設(shè)計中的使用n SPICE原理與算法介紹；收斂問題的解決辦法等n 混合信號仿真工具ADMS在設(shè)計中的使用n 后仿真方案Mentor Graphics板級系統(tǒng)高級培訓(xùn)內(nèi)容題目：高速信號完整性設(shè)計與分析技術(shù)、FPGA與PCB一體化設(shè)

6、計技術(shù)課程時間：2天 （12月7日12月8日）描述高速信號完整性培訓(xùn)課程將通過教材講解和相關(guān)練習(xí)幫助設(shè)計師深入了解信號完整性、串?dāng)_以及前仿真、后仿真的有關(guān)知識。傳統(tǒng)包含F(xiàn)PGA的PCB設(shè)計流程通?？梢詣澐殖蒄PGA設(shè)計以及PCB設(shè)計，流程間的定義完全依賴手工來完成，F(xiàn)PGA邏輯符號的創(chuàng)建將花費大量的時間，而設(shè)計中又是多次往復(fù)的，如何保證PCB流程中創(chuàng)建的符號和FPGA中的完全一致將花掉大量的時間和精力。FPGA與PCB一體化設(shè)計工具I/O Designer，很好地解決了上述FPGA與PCB設(shè)計流程中存在的各種問題，在提升設(shè)計效率和設(shè)計生產(chǎn)力的同時最大限度地保障了設(shè)計產(chǎn)品的質(zhì)量和可靠性。您可以學(xué)

7、到 1：n 信號完整性問題：傳輸線，反射，串?dāng)_，EMI；n 高速信號的拓?fù)溥x擇和匹配：n 信號完整性問題和時序問題；n 串?dāng)_理論，分析以及如何防止；n 差分信號的設(shè)計；n IBIS模型的性能，潛在的問題和驗證；n Multi-Gbps設(shè)計：眼圖，模板，損耗，碼型，抖動，預(yù)加重和均衡您可以學(xué)到 2：n I/O Designer 如何完成FPGA Pin的初始化分配；n 如何快速的生成原理圖符號和原理圖；n 如何完成對FPGA Pin 的優(yōu)化分配，并導(dǎo)入到PCB中；n 如何完成I/O Designer 和PCB 工具的同步；n 如何完成I/O Designer 和FPGA 工具的同步；Mentor

8、 Graphics FPGA設(shè)計高級培訓(xùn)內(nèi)容題目： FPGA Advantage高級設(shè)計技術(shù)課程時間：2天（12月12日12月13日）描述熟悉了Mentor Graphics高端設(shè)計工具FPGA Advantage的設(shè)計流程后，我們在本次課程將帶給您從設(shè)計創(chuàng)建到仿真、綜合的高級技術(shù)，包括設(shè)計的管理、高級仿真調(diào)試手段、后仿真、物理綜合等，使您的FPGA設(shè)計能有一個更高的提升。其中，物理綜合基于布局布線后的互聯(lián)延時信息實施準(zhǔn)確的時序分析，根據(jù)器件的物理結(jié)構(gòu)，綜合運用各種先進的優(yōu)化算法，對設(shè)計進行從邏輯到物理布局的綜合優(yōu)化，通過自動和交互相結(jié)合的方式，顯著改善設(shè)計的綜合效果，加快時序收斂過程，是業(yè)界最強大的綜合工具。優(yōu)秀的綜合結(jié)果可以幫助設(shè)計工程師選擇更低速度級別的芯片，最大限度地發(fā)揮器件性能，降低成本。您可以學(xué)到n 使用HDL Designer進行設(shè)計項目的管理n HDL語言到圖形的轉(zhuǎn)換n HDL語言的繼承以及層次化分析n Modelsim的Dataflow設(shè)計查看和調(diào)試手段n