四位二進(jìn)制減計(jì)數(shù)器

1、 成成 績績 評評 定定 表表學(xué)生姓名班級學(xué)號120306專 業(yè)通信工程課程設(shè)計(jì)題目四位二進(jìn)制減計(jì)數(shù)器評語組長簽字：成績?nèi)掌?2014 年 7 月 15 日課程設(shè)計(jì)任務(wù)書課程設(shè)計(jì)任務(wù)書學(xué) 院信息科學(xué)與工程學(xué)院專 業(yè)通信工程學(xué)生姓名班級學(xué)號120306課程設(shè)計(jì)題目四位二進(jìn)制減計(jì)數(shù)器（缺 1001,1010）實(shí)踐教學(xué)要求與任務(wù)實(shí)踐教學(xué)要求與任務(wù): :1、了解數(shù)字系統(tǒng)設(shè)計(jì)方法2、熟悉 VHDL 語言及其仿真環(huán)境、下載方法3、熟悉 Multisim 環(huán)境4、設(shè)計(jì)實(shí)現(xiàn)四位二進(jìn)制減計(jì)數(shù)器（缺 1001,1010）工作計(jì)劃與進(jìn)度安排工作計(jì)劃與進(jìn)度安排: :第一周 熟悉 Multisim 環(huán)境及 Quartu

2、s環(huán)境，練習(xí)數(shù)字系統(tǒng)設(shè)計(jì)方法， 包括采用觸發(fā)器設(shè)計(jì)和超高速硬件描述語言設(shè)計(jì)，體會自上而 下、自下而上設(shè)計(jì)方法的優(yōu)缺點(diǎn)。第二周 在Quartus環(huán)境中用 VHDL 語言實(shí)現(xiàn)四位二進(jìn)制減計(jì)數(shù)器（缺 1001,1010）顯示結(jié)果波形，并下載到目標(biāo)芯片上，在實(shí)驗(yàn)箱上觀察輸出結(jié)果。在 Multisim 環(huán)境中仿真實(shí)現(xiàn)四位二進(jìn)制減計(jì)數(shù)器（缺1001,1010） ，并通過虛擬器驗(yàn)證其正確性。 指導(dǎo)教師： 2014 年 6 月 19 日專業(yè)負(fù)責(zé)人：2014 年 6 月 19 日學(xué)院教學(xué)副院長：2014 年 6 月 20 日摘 要Quartus II 是 Altera 公司的綜合性 PLD/FPGA 開發(fā)軟件，

3、支持原理圖、VHDL、VerilogHDL 以及 AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。Multisim 是 Interactive Image Technologies (Electronics Workbench）公司推出的以 Windows 為基礎(chǔ)的仿真工具，適用于板級的模擬/數(shù)字電路板的設(shè)計(jì)工作。它包含了電路原理圖的圖形輸入、電路硬件描述語言輸入方式，具有豐富的仿真分析能力。Multisim 為用戶提供了豐富的元器件，并以開放的形式管理元器

4、件，使得用戶能夠自己添加所需要的元器件。 在 QuartusII8.1 軟件中，建立名為 wq 的工程，用四位二進(jìn)制減法計(jì)數(shù)器的VHDL 語言實(shí)現(xiàn)了四位二進(jìn)制減法計(jì)數(shù)器的仿真波形圖，同時進(jìn)行相關(guān)操作，鎖定了所需管腳，將其下載到實(shí)驗(yàn)箱。 在 Multisim 軟件中，通過選用四個時鐘脈沖下降沿觸發(fā)的 JK 觸發(fā)器和同步電路，畫出其時序圖，卡諾圖，建立相關(guān)方程，做出相關(guān)計(jì)算，完成四位二進(jìn)制減法計(jì)數(shù)器（缺 1001,1010）的驅(qū)動方程。在 Multisim 軟件里畫出了四位二進(jìn)制減法計(jì)數(shù)器的邏輯電路圖。分析由紅綠燈的亮滅順序及狀態(tài)，和邏輯分析儀里出現(xiàn)波形圖，證明四位二進(jìn)制減法計(jì)數(shù)器設(shè)計(jì)成功。 關(guān)鍵

5、字：VHDL 語言；四位二進(jìn)制減計(jì)數(shù)器；QUARTUS；Multisim 1.課程設(shè)計(jì)目的.12.設(shè)計(jì)框圖.13.實(shí)現(xiàn)過程.23.1 QUARTUS實(shí)現(xiàn)過程.2 3.1.1 建立工程.2 3.1.2 VHDL 源程序.4 3.1.3 波形仿真.5 3.1.4 引腳鎖定與下載.7 3.1.5 仿真結(jié)果分析.93.2 MULTISIM實(shí)現(xiàn)過程 .9 3.2.1 求驅(qū)動方程.9 3.2.2 畫邏輯電路圖.11 3.2.3 邏輯分析儀的仿真.12 3.2.4 結(jié)果分析.134.總結(jié).145.參考文獻(xiàn).15目 錄11.課程設(shè)計(jì)目的1.了解四位二進(jìn)制減法計(jì)數(shù)器的工作原理和邏輯功能；2.學(xué)會用 VHDL 語

6、言對計(jì)數(shù)器進(jìn)行編譯和仿真；3.掌握 QuartusII 的使用方法；4.掌握 Multisim 的使用方法。2.設(shè)計(jì)框圖狀態(tài)轉(zhuǎn)換圖是描述時序電路的一種方法，具有形象直觀的特點(diǎn)，即其把所用觸發(fā)器的狀態(tài)轉(zhuǎn)換關(guān)系及轉(zhuǎn)換條件用幾何圖形表示出來，十分清新，便于查看。在本課程設(shè)計(jì)中，四位二進(jìn)制同步減法計(jì)數(shù)器用四個 CP 下降沿觸發(fā)的 JK觸發(fā)器實(shí)現(xiàn)，其中有相應(yīng)的跳變，即跳過了 1001 1010 兩個狀態(tài)，這在狀態(tài)轉(zhuǎn)換圖中可以清晰地顯示出來。具體結(jié)構(gòu)示意框圖和狀態(tài)轉(zhuǎn)換圖如下： 四位二進(jìn)制同步減法計(jì)數(shù)器CP輸入減法計(jì)數(shù)脈沖C輸出進(jìn)位信號 A：結(jié)構(gòu)示意框圖 1111 1110 1101 1100 1011 1

7、000 0111 0000 0001 0010 0011 0100 01010110 （缺 1001,1010）B:狀態(tài)轉(zhuǎn)換圖23.實(shí)現(xiàn)過程3.1. Quartus實(shí)現(xiàn)過程3.1.1 建立工程（1）點(diǎn)擊 File New Project Wizard 創(chuàng)建一個新工程。點(diǎn)擊 Next，為工程選擇存儲目錄、工程名稱、頂層實(shí)體名等，并點(diǎn)擊 Next，若目錄不存在,系統(tǒng)可能提示創(chuàng)建新目錄，如圖 1 所示，點(diǎn)擊“是”按鈕創(chuàng)建新目錄；圖 1 選擇存儲目錄、工程名稱、頂層實(shí)體名（2）系統(tǒng)提示是否需要加入文件，在此不添加任何文件，如圖 2；3 圖 2 是否添加文件（3）點(diǎn)擊 Next，進(jìn)入設(shè)備選擇對話框，如圖

8、 3，這里選中實(shí)驗(yàn)箱的核心芯片 CYCLONE 系列 FPGA 產(chǎn)品 EP1C6Q240C8；圖 3 設(shè)備選擇（4）點(diǎn)擊 Next，系統(tǒng)顯示如圖 4，提示是否需要其他 EDA 工具，這里不選任何其他工具；圖 4 是否需要其他 EDA 工具4（5）點(diǎn)擊 Next 后，系統(tǒng)提示創(chuàng)建工程的各屬性總結(jié)，若沒有錯誤，點(diǎn)擊Finish，工程創(chuàng)建向?qū)⑸梢粋€工程，在窗口左側(cè)顯示出設(shè)備型號和該工程的基本信息等；圖 5 創(chuàng)建工程的各屬性總結(jié)3.1.2 VHDL 源程序library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL

9、;entity wq isport(CP,r:in std_logic; q:out std_logic_vector(3 downto 0); end wq;architecture behavioral of wq is signal count:std_logic_vector(3 downto 0); begin process(cp,r) begin if r=0 then count=1111; elsif cpevent and cp=1 then if count=1011 then count=1000; else count=count-1; if count=0000th

10、en5 count=1111; else count=count-1; end if; end if; end if; end process; qNew 創(chuàng)建一個設(shè)計(jì)文件，選擇設(shè)計(jì)文件的類型為 VHDL File，如圖 6；圖 6 創(chuàng)建設(shè)計(jì)文件 （2）在編輯窗口中編輯程序，并存盤，如圖 7；6圖 7 編輯程序（3）點(diǎn)擊 Processing-Start Compilation 編譯該文件，系統(tǒng)將開始編譯，結(jié)束后，給出提示信息和編譯結(jié)果，如圖 8 所示；圖 8 編譯（5）建立時序仿真文件,選擇“Vector Waveform File” ，如圖 9；圖 9 建立時序仿真文件（6）出現(xiàn)的界面中，

11、在 Name 空白處擊右鍵，InsertInsert Node or Bus，單擊，單擊，再單擊 OKOK，并對其進(jìn)行仿真，如圖 107所示；圖 10 仿真（7）仿真結(jié)果，如圖 11 所示；圖 11 仿真結(jié)果（8）仿真后存盤 3.1.4 引腳鎖定與下載8各引腳的鎖定如表 1 所示： 表 1 鎖引腳引腳的鎖定和下載分別如圖 12 和圖 13 所示： 圖 12 鎖引腳信號名稱引腳cp28q3101q2100q199q098r539圖 13 下載3.1.5 仿真結(jié)果分析仿真波形圖可以看出減法計(jì)數(shù)器的工作過程：由 1111 起依次遞減，最后減至 0000 后再由 1111 起進(jìn)行下一個周期的循環(huán)，其中

12、缺少 1001,1010 兩個狀態(tài)。當(dāng)復(fù)位鍵復(fù)位后，回到 1111 重新開始循環(huán)。3.2 Multism 實(shí)現(xiàn)過程3.2.1 求驅(qū)動方程選擇四個時鐘脈沖下降沿觸發(fā)的 JK 觸發(fā)器，因要使用同步電路，所以時鐘方程應(yīng)該為CPCPCPCPCP3210（1）求狀態(tài)方程由所示狀態(tài)圖可直接畫出如表 2 所示電路次態(tài)的卡諾圖，13 nQ12 nQ11 nQ10nQ再分解開便可以得到如表 3 (a) (b) (c) (d)所示各觸發(fā)器的卡諾圖。表 2 次態(tài)的卡諾圖13 nQ12 nQ11 nQ10nQ由上述卡諾圖可求出、表達(dá)式如下所示：13 nQ12 nQ11 nQ10nQnQ1nQ0nQ3nQ2000111

13、10001000010000111111100X11nQ1nQ0nQ3nQ2000111100011110000001000010100110100 01100101111011110011101101100111XXXX1000XXXX10表 3 (a) 的卡諾圖13 nQnQ1nQ0nQ3nQ200011110001000010 111110111101X0X表 3(b) 的卡諾圖12 nQnQ1nQ0nQ3nQ200011110001010011010111010101X0X表 3（c）的卡諾圖11 nQ11nQ1nQ0nQ3nQ20001111000100101100111100110

14、1X0X表 3（d） 的卡諾圖 10nQ根據(jù)卡諾圖進(jìn)行相應(yīng)化簡即得到狀態(tài)方程，如下： nnnnnnnnnnnnnnnnnnnnnnnnQQQQQQQQQQQQQQQQQQQQQQQQQQQQ01001n201301110121n20n212012313n2313 （2）求驅(qū)動方程由于 JK 觸發(fā)器的特性方程為nnnQKQJQ1用狀態(tài)方程與特性方程做比較，可得對應(yīng)驅(qū)動方程，如下： 1100011010120121230123KJQQKQJQQKQQJQQKQQQJnnnnnnnnnnnn123.2.2 畫邏輯電路圖根據(jù)所選用的觸發(fā)器和時鐘方程、輸出方程、驅(qū)動方程，便可以畫出如圖 14 所示的邏輯

15、電路圖圖 14 邏輯電路圖 3.2.3 邏輯分析儀的仿真邏輯分析儀顯示的波形如圖 15 所示：13圖 15 邏輯分析儀波形檢查電路能否自啟動：把無效狀態(tài) 1001 和 1010 帶入輸出方程和和狀態(tài)方程進(jìn)行計(jì)算，結(jié)果如下：0000100110101/0/由此可見，在 CP 操作下都能回到有效狀態(tài)，即電路能夠自啟動。3.2.4 結(jié)果分析 Multism 是一種虛擬儀器，可以用來驗(yàn)證電路的設(shè)計(jì)的正確性。根據(jù)相關(guān)計(jì)算，得出時序電路的時鐘方程、狀態(tài)方程、驅(qū)動方程，從而選擇合適觸發(fā)器來連接實(shí)現(xiàn)。本設(shè)計(jì)中，選用四個時鐘脈沖下降沿觸發(fā)的 JK 觸發(fā)器來實(shí)現(xiàn)四位二進(jìn)制減法計(jì)數(shù)器。邏輯電路圖中，四個小紅燈即為顯

16、示器，燈亮表示“1”，滅表示“0”，從而達(dá)到計(jì)數(shù)目的。由于其中缺了 1001,1010 兩種狀態(tài)，所以在計(jì)數(shù)過程中會發(fā)生跳變，即先從 1011 跳到 1000，再由 0000 直接跳回到 1111，周而復(fù)始。邏輯分析儀類似于Quartus環(huán)境下的波形仿真，是對計(jì)數(shù)器的另一種直觀的描述。其中，高電平表示“1”，低電平表示“0”，也可以對計(jì)數(shù)器的功能進(jìn)行測試及檢驗(yàn)。144.總結(jié)在本次數(shù)字電路課程設(shè)計(jì)中，我花了較多的時間查閱資料，進(jìn)行反復(fù)練習(xí),使我對二進(jìn)制減法計(jì)數(shù)器掌握得更加熟練。這對我以后學(xué)習(xí)相關(guān)的課程以及進(jìn)行更高層次的數(shù)字電路設(shè)計(jì)都奠定了不錯的基礎(chǔ)。在設(shè)計(jì)過程中，出現(xiàn)了各種各樣的問題，有些是單一

17、原因引起的，有的是綜合原因引起的，這些都很考驗(yàn)我的毅力與堅(jiān)持。但是我掌握了研究這類問題的方法，即問題解決的過程就是要從問題所表現(xiàn)出來的情況出發(fā)，通過反復(fù)推敲，作出相應(yīng)判斷，逐步找出問題的癥結(jié)所在，從而一舉擊破。對于數(shù)字電路設(shè)計(jì)，尤其在使用 Multism 進(jìn)行邏輯電路的連接與分析時，這種分析解決問題的能力就更為重要。要在復(fù)雜的電子器件和密密麻麻的連線中找出頭緒來，并不是一件很容易的事情。往往要重新再來一次，但是這樣的問題就出在計(jì)算上，尤其是在化簡卡諾圖時，務(wù)必小心謹(jǐn)慎，一個字符寫錯或者漏掉一些信息，就會導(dǎo)致驅(qū)動方程錯誤，邏輯電路就不能實(shí)現(xiàn)最初的設(shè)計(jì)功能。 在學(xué)習(xí)過數(shù)字電路技術(shù)基礎(chǔ)簡明教程之后，我已經(jīng)算是掌握了一定的數(shù)字電路設(shè)計(jì)的基礎(chǔ)以及