《EDA技術(shù)與項目訓(xùn)練》試題

1、一 單項選擇題1. 在EDA工具中，（）能把電路設(shè)計結(jié)果下載到實際器件中，實現(xiàn)硬件設(shè)計。A 仿真器 B綜合器 C適配器 D編程器2，在C語言的基礎(chǔ)上演化而來的硬件描述語言是（）A VerilogHDL B VHDL C AHDL 3 MAX+plus中原理圖文件的后綴名是（）A DOC B JIF C BMF D GDF4 MAX+plus工具軟件中，包括參數(shù)可設(shè)置的與門lpm_and，參數(shù)可設(shè)置的三態(tài)緩沖器lpm_bustri等元件的元件庫是（）文件夾 A maxp;us2max2libmf B maxplus2max2libprim C maxplus2max2libmega_lpm C

2、myedamygdf5 在MAX+PLUS工具軟件中，完成網(wǎng)表提取，數(shù)據(jù)庫建立，邏輯綜合，邏輯分割，適配，延時網(wǎng)表提取和編程文件和匯編等操作，并檢查設(shè)計文件是否正確的過程稱為（） A 編輯 B 編譯 C 綜合 D 編程6 下面數(shù)據(jù)中屬于實數(shù)的是（）A 4.2 B 3 C 1 D “11011”7 不符合1987VHDL標準的標示符是（）A a_l_in B a_in_2 C 2_a D asd_18 在一個VHDL設(shè)計中idata是一個信號，數(shù)據(jù)類型為integer，數(shù)據(jù)范圍0 to 127，下面哪個賦值語句是正確的（）A idata：=32 B idata<=16#A0# C idat

3、a<=8#150# D idata<=B#1010#9 在VHDL中，可以用語句（）表示檢測clock 下降沿。 A clock ' event B clock ' event and clock='1' C clock ='0' D clock ' event and clock='0' 10 在VHDL 的FOR_LOOP語句中的循環(huán)變量是一個臨時變量，屬于LOOP語句的局部量（）事先聲明。A 必須 B 不必 C 其類型要 D 其屬性要11 在VHDL 的并行語句之間，可以用（）來傳送往來信息。A 變量 B

4、 變量和信號 C 常量 D 信號12 有如下程序，當a的值從00變?yōu)?1時，y的值變?yōu)椋ǎ℡=“001”WHEN a=“00” ELSE “011”WHEN a=“00” ELSE “110”WHEN a=“00” ELSE “100”；A “011” B “001” C “100” D “110”13 在VHDL中，為了使已聲明的數(shù)據(jù)類型，子程序，元件能被其它設(shè)計實體調(diào)用或共享，可以把它們匯集在（）中。 A 程序包 B 程序庫 C 結(jié)構(gòu)體 D 設(shè)計實體14 以下說法中正確的是（） A CASE 語句是順序語句，WITH_SELECT語句是并行語句 B “=”和“/=”運算符比“>” 和

5、“<”綜合生成的電路規(guī)模要大 C 在VHDL中，信號 和變量都具有延遲，事件等特征。 D 在PC或工作站利用VHDL進行項目設(shè)計，可以將根目錄作為工程目錄15 在EDA中，ISP的中文含義是（） A 網(wǎng)絡(luò)供應(yīng)商 B 在系統(tǒng)編程 C 沒有特定意義 D 使用編程器燒寫PLD芯片二 填空題1 EDA設(shè)計流程包括_ , _ , _和_四個步驟，以及相應(yīng)的_ , _和_三個設(shè)計驗證過程。2，利用EDA技術(shù)進行電路設(shè)計輸入有多種方式，如_ , _，_3，CPLD器件中至少包含_ , _和_三種結(jié)構(gòu)4，假設(shè)開始執(zhí)行如下進程時，a,b,c,d 的值分別為'1' '0' &

6、#39;1' '0' .執(zhí)行完，信號x的值為_信號y的值為 _PROCESS(a,b,c)BEGIN d<=a; x<=c AND d; d<=b; y<=c AND d;END PROCESS;U25，設(shè)已用VHDL完成一個二輸入端與非門mynd2的設(shè)計，并將設(shè)計的元件聲明按如下格式裝入到程序包中， x1U11COMPONENT mynd2 x2 y PORT（a,b：IN STD_LOGIC； x3 c:OUT STD_LOGIC)；END COMPONENT；用元件例化語句完成如右圖所示電路（只須完成結(jié)構(gòu)體部分的語句）ARCHITECTUR

7、E one OF mynd31 IS SIGNAL x：STD_LOGIC；BEGIN_END one；三 簡答題1，簡述MAX+plus的原理圖輸入法的基本操作流程。2，簡述變量與信號的區(qū)別3，簡述WHEN_ELSE條件信號賦值語句和IF_ELSE順序語句的異同。 四 解釋程序 要求：1. 解釋帶有下劃線的語句。2. 畫出該程序的引腳示意圖。3. 說明該程序邏輯功能。LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY aaa IS _PORT(s1,s0:IN STD_LOGIC；_ d3,d2,d1,d0：IN STD_LOGIC； y：OUT

8、STD_LOGIC)；END aaa；ARCHITECTURE one OF aaa IS SIGNAL s：STD_LOGIC_VECTOR(1 DOWNTO 0)；_BEGIN s<=s1&s0；_ WITH s SELECT y<=d0 WHEN “00”，_ d0 WHEN “01”， d0 WHEN “10”， d0 WHEN “11”，XWHEN OTHERS；END one；五，改錯題 以下程序要實現(xiàn)下降沿觸發(fā)的T觸發(fā)器，其原理圖和邏輯功能表如下。請找出程序中的錯誤，并在所在的語句右邊改正。（3個語法錯誤，1個邏輯錯誤，同一個錯誤在多條語句中出現(xiàn)，屬于同一個錯

9、誤，并且都要改正。）LIBRARY IEEE；t qclkUSE IEEE.STD_LOGIC_1164.ALL；ENTITY 5tff IS PORT(t：IN STD_LOGIC； clk ：IN STD_LOGIC； q ：IN STD_LOGIC)； 輸出 clk t q qn+1 0 0 0 0 1 1 保持 1 0 1 1 1 0 翻轉(zhuǎn) 輸入END 5tff；ARCHITECTURE one OF 5tff ISBEGIN PROCESS(clk) BEGINIF clk= '0' THEN IF t= '1' THEN q<=NOT q；END IF； END PROCESS；END one；六 編程題 1，用CASE 語句設(shè)計一個數(shù)據(jù)選擇器MUX，其系統(tǒng)模塊圖和功能表如下圖所示。（8分） SEL(1:0) SEL COUNTMUX 00 AIN AND BIN