集成開發(fā)環(huán)境基礎

1、第三章 集成開發(fā)環(huán)境基礎了解集成開發(fā)環(huán)境安裝配置。掌握ISE工程開發(fā)流程。ISE的安裝與配置ISE版本ISE 4.x，ISE 5.x已經很少使用ISE 6.3testbench變?yōu)?v文件ISE 7.1.4面向中低端芯片，支持Virtex-4，支持中文注釋ISE 8.2較穩(wěn)定的集成開發(fā)環(huán)境ISE 9.1軟件規(guī)模急劇增大ISE 10.x支持Virtex 5ISE 12.x，ISE 13.x支持Virtex 6，windows 7系統(tǒng)售價約3,000美元ISE 14.x支持Virtex 7ISE的安裝與配置ISE 簡介XILINX公司的FPGA集成開發(fā)環(huán)境；包 括 設 計 輸 入 、 仿 真 （

2、S i m u l a t e ） 、 綜 合（Synthesize）、布局布線（Place & Route）、生成BIT文件、配置、在線調試等功能；支持多種第三方工具：ModelSim，Synplify等；ISE用于FPGA邏輯設計開發(fā)，如需使用XILINX芯片的PowerPC或MicroBlaze嵌入式處理器，則使用EDK工具。 ISE的安裝與配置ISE 7.1 的安裝與配置（后繼版本類似）檢查系統(tǒng)時間正常；三張光盤按順序安裝；安裝7.1.4的補丁，只有增加此補丁才可以支持Virtex 4系列芯片。ISE的安裝與配置按照提示安裝ISE的安裝與配置接受許可ISE的安裝與配置接受許可I

3、SE的安裝與配置接受許可ISE的安裝與配置輸入序列號ISE的安裝與配置安裝路徑不允許中文路徑ISE的安裝與配置默認設置即可ISE的安裝與配置默認設置即可ISE的安裝與配置確認安裝ISE的安裝與配置后兩張光盤按照同樣的步驟安裝在同一目錄下。安裝補丁IP補丁為可選，解壓覆蓋即可按提示安裝即可。ISE的安裝與配置啟動 ，注意檢驗啟動提示版本是否為7.1.4ISE的安裝與配置正常啟動界面ModelSim的安裝與配置ModelSim簡介ISE中可直接調用ModelSim仿真，也可以獨立使用ModelSim進行仿真。Mentor公司的HDL語言仿真軟件；唯一的單內核支持VHDL和Verilog混合仿真的仿

4、真器；對SystemC直接支持，和HDL任意混合；支持SystemVerilog的設計功能； 分幾種不同的版本：SE、PE、LE和OEM：SE為最高級版本，支持PC、UNIX和LINUX混合平臺XE為Xilinx的OEM版本ModelSim的安裝與配置0102030405ModelSim for Windows常用版本6.1X 6.2X 5.xX已經較少使用，仿真速度較慢；20,000美元6.0X X標號為a, b, c, d 6.5X, 7.X,10.X支持Windows7及以上平臺注：1）各個二級版本號不同版本間仿真庫不通用； 2）功能和使用方法基本相同。ModelSim的安裝與配置以Mo

5、delSim 6.0D的安裝與配置為例注意：安裝前必須檢查系統(tǒng)時間是否正常，使用時不允許時間回調。ModelSim的安裝與配置選擇完整版安裝ModelSim的安裝與配置按提示安裝ModelSim的安裝與配置同樣不能安裝在中文路徑下ModelSim的安裝與配置安裝此步驟時一定要選“否”，否則后續(xù)無法完成，只能重新安裝。ModelSim的安裝與配置后續(xù)幾步可任意選擇ModelSim的安裝與配置License選擇Close，不要使用向導生成，此時先不要運行ModelSimModelSim的安裝與配置配置License檢查License新建一個License目錄，例如 C:flexlm將license

6、.dat復制到此目錄下。注：早期版本需要配置系統(tǒng)環(huán)境變量，6.0以后版本不需要。啟動ModelSimModelSim的安裝與配置啟動成功界面ModelSim的安裝與配置前面只完成了軟件的安裝，SE版本不包含專門Xilinx FPGA的仿真庫；（XE版本包含）ModelSim仿真庫的配置需要手工編譯仿真庫，此過程較為復雜如果二級版本號相同（如6.0d和6.0e），可以直接從已配置好的系統(tǒng)中進行復制，并進行庫的映射先安裝ISE，才能進行仿真庫的編譯ModelSim的安裝與配置2、創(chuàng)建仿真庫目錄將安裝目錄下的modelsim.ini文件的只讀屬性去掉，否則生成的仿真庫無法添加到配置文件中。1、修改配

7、置文件在安裝目錄下新建目錄 /Xilinx/Verilog 一個二級目錄（理論上目錄名稱和位置可以任意，映射正確即可）3、運行ModelSim，設置庫路徑ModelSim的安裝與配置選擇所新建的目錄為仿真庫目錄ModelSim的安裝與配置下面以unisims_ver為例，介紹編譯方法目標是生成三個庫unisims_versimprims_verXilinxCoreLib_verModelSim的安裝與配置4、新建一個庫在workspace區(qū)域右鍵 New-LibraryModelSim的安裝與配置在對話框中輸入unisims_verModelSim的安裝與配置5、編譯unisims_ver庫注

8、意先選中unisims_ver，然后再Compile彈出窗口中Library名稱一定要改為unisims_verModelSim的安裝與配置源文件定位查找范圍選擇ISE的安裝目錄找到 /verilog/src 目錄所需要的三個庫ModelSim的安裝與配置打開unisims文件夾這里是各種庫的Verilog源碼全選，進行Compile（注意：實際不能這樣做）ModelSim的安裝與配置先選擇一半文件進行編譯原因是全選導致命令行過長溢出，ModelSim崩潰。全部完成后，點擊Done。ModelSim的安裝與配置6、編輯仿真庫選中unisims_ver，右鍵Edit映射物理仿真庫ModelSim

9、的安裝與配置此時打開modelsim.ini文件可選步驟：絕對路徑修改為相對路徑D:/Modeltech_6.0/Xilinx/verilog/unisims_ver$MODEL_TECH/./Xilinx/verilog/unisims_verModelSim的安裝與配置按照同樣的步驟建立和配置其它兩個庫simprims_ver （文件較少，可以一次性編譯）XilinxCoreLib_ver （文件較多，分兩次編譯）ModelSim的安裝與配置在編譯庫過程中，如果重新啟動ModelSim，工作路徑需要重新設置檢查根目錄下/Xilinx/verilog/ 是否包含三個仿真庫目錄注意事項Mode

10、lSim的安裝與配置7、與ISE進行關聯(lián)啟動ISE，關聯(lián)ModelSim，通常能自動關聯(lián)Synplify的安裝與配置12345Synplicity公司針對FPGA和CPLD實現(xiàn)的邏輯綜合工具Synplicity在2004年的全球FPGA市場占有率以絕對領先的67自動對關鍵路徑做Retiming，可以提高性能高達25%支持VHDL和Verilog的混合設計輸入，并支持網表*.edn文件的輸入Pipeline功能提高了乘法器和ROM的性能；有限狀態(tài)機優(yōu)化器可以自動找到最優(yōu)的編碼方法Synplify簡介Synplify的安裝與配置67Synplicity公司2008年被Synopsys公司收購主要產

11、品系列：SynplifySynplify ProSynplify Premier Synplify DSP Synplify簡介軟件規(guī)模也越來越龐大，綜合和調試能力越來越強。Synplify Pro 常用版本ISE中可直接調用Synplify Pro綜合，也可以獨立使用Synplify Pro進行綜合。注：7.x和8.x在windows 7下可能無法正常使用。7.6Synplify的安裝與配置7.7.18.18.28.59.0.29.2.29.6.2適用Virtex-II 以之前產品適用Virtex-4201320142015適用Virtex-5適用Virtex-6、7Synplify的安裝與

12、配置以Synplify Pro 8.1的安裝與配置為例Synplify的安裝與配置不使用FLEXLM不能安裝在中文路徑下Synplify的安裝與配置License選擇Node-locked或者No ChangeLicense選擇方式十分重要Synplify的安裝與配置記錄環(huán)境變量有可能生成路徑不同Synplify的安裝與配置功能選擇Synplify Pro必選，其他可選。Synplify的安裝與配置Identify是可選工具，可以不安裝Synplify的安裝與配置執(zhí)行 readme.txt文件中的操作完成后運行synplify pro 8.1，選擇YES，修改更新方式 Synplify的安裝與

13、配置與ISE關聯(lián)啟動ISE，關聯(lián)Synplify Pro，通常能自動關聯(lián)。ChipScope的安裝與配置可觀察FPGA內部信號高版本的ISE集成ChipScope XILINX自有的一款軟件在線邏輯分析儀包括三個工具：ChipScope Pro Core InsertChipScope Pro Core GeneratorChipScope Pro AnalyzerChipScope簡介ChipScope的安裝與配置必須安裝與ISE版本號一致的ChipScope，例如：ISE 7.1.4 需要配套安裝 ChipScope Pro 7.1.4。如果版本號不一致，Core Insert和Core

14、Generator無法使用；Analyzer只有下載功能，觀測調試功能可能失效。可直接安裝ChipScope_Pro_7_1_04i_pc.exe，不需要安裝原始的ChipScope_Pro_7_1i_pc.exe安裝過程較為簡單，為便于管理，可安裝在ISE目錄下：如，C:XilinxChipScope_Pro_7_1iChipScope 的安裝以ChipScope Pro 7.1.4 的安裝與配置為例Synplify的安裝與配置檢查版本號安裝成功后ISE的Process View中會出現(xiàn)，與ISE的關聯(lián)與其他軟件類似。FPGA一般設計流程設計輸入功能仿真綜合實現(xiàn)與布局布線器件編程ISE項目開

15、發(fā)基礎推薦使用板級仿真設計輸入電路功能設計綜合實現(xiàn)與布局布線器件編程功能（行為）仿真綜合后仿真靜態(tài)時序分析時序仿真與驗證板級仿真與驗證電路驗證反標注設計驗證FPGA一般設計流程的另一種描述ISE項目開發(fā)基礎（1）設計定義（2）HDL實現(xiàn)（3）功能仿真（4）邏輯綜合（5）前仿真（6）布局布線（8）后仿真（9）在系統(tǒng)測試（7）靜態(tài)時序分析邏輯仿真器邏輯綜合器邏輯仿真器FPGA廠家工具邏輯仿真器FPGA前期設計流程ISE項目開發(fā)基礎NYNYNY設計輸入功能分析接口定義算法設計編碼實現(xiàn)功能驗證綜合布線代碼改進聯(lián)調成功后續(xù)實現(xiàn)流程ISE工程開發(fā)基礎工程開發(fā)實例：LED顯示控制源于FPGA開發(fā)板的8個LE

16、D的顯示實驗輸入：時鐘信號、復位信號輸出：控制8個LED的8位輸出信號、其他引腳控制信號功能描述：LED從左到右循環(huán)顯示LED從右到左循環(huán)顯示改變顯示頻率其它顯示順序后三個請自行設計實現(xiàn)！ISE工程開發(fā)基礎啟動ISE，創(chuàng)建一個新工程File-New Project必須英文路徑原理圖HDL代碼芯片系列特定芯片型號封裝類型速度等級頂層模塊類型綜合工具: XST或Synplify Pro仿真工具: ModelSim或ISE Simulator語言: Verilog或VHDLISE工程開發(fā)基礎芯片選擇和工具選擇ISE工程開發(fā)基礎創(chuàng)建工程資源文件，可稍后創(chuàng)建新文件ISE項目開發(fā)基礎添加工程資源文件，可稍

17、后添加已有文件ISE項目開發(fā)基礎工程基本信息ISE項目開發(fā)基礎可隨時修改工程配置ISE項目開發(fā)基礎頂層原理圖設計Project-New SourceSchematic描述頂層模塊中子模塊的端口連接ISE項目開發(fā)基礎頂層原理圖設計.sch文件ISE項目開發(fā)基礎頂層HDL設計Project-New SourceVerilog Module端口定義可在此處聲明可以在文件中聲明ISE項目開發(fā)基礎頂層HDL設計通常采用Module View視圖ISE項目開發(fā)基礎頂層HDL設計產生模板空Module保留字為藍色原語為褐色條件編譯為紫色注釋為綠色ISE項目開發(fā)基礎Process View簡介單擊Module

18、 View中的源文件約束綜合生成配置文件實現(xiàn)在線邏輯分析儀ISE項目開發(fā)基礎Process View簡介只用于測試文件中所包含的模型時序約束直接文本編輯引腳約束面積約束RTL原理圖右鍵 綜合選項RTL原理圖綜合報告ISE項目開發(fā)基礎Process View簡介右鍵 翻譯選項右鍵右鍵 布局布線選項布局布線選項右鍵 映射選項右鍵右鍵 生成配置文件選項生成配置文件選項ISE項目開發(fā)基礎代碼編寫仿真時延定義接口信號定義接口方向聲明接口類型聲明參數定義ISE項目開發(fā)基礎代碼編寫定義內部信號數據流描述ISE項目開發(fā)基礎代碼編寫行為描述ISE項目開發(fā)基礎代碼編寫行為描述關聯(lián)待測試模塊ISE項目開發(fā)基礎創(chuàng)建仿

19、真文件Project-New SourceVerilog Test Fixture四種仿真功能ISE項目開發(fā)基礎產生測試模板ISE項目開發(fā)基礎添加仿真描述生成時鐘設置復位信號如果有其它輸入增加其輸入模型ModelSim仿真技術入門ISE中調用ModelSim保存所有設計文件單擊測試文件單擊Simulate Behavior ModelModelSim仿真技術入門010203語法檢查在ISE中修改設計文件關閉ModelSim，重新仿真參數TP錯誤#TPModelSim仿真技術入門模塊關系所選中模塊信號表工作臺此時只有外部接口信號仿真波形ModelSim仿真技術入門最大化波形窗口右鍵-simula

20、te某些版本默認不顯示仿真工具條Break 中止仿真Run 從當前時刻開始執(zhí)行一個仿真步長Restart 清除波形下次從0時刻開始Run All 從當前時刻開始一直執(zhí)行下去常用Restart和Run All的組合Cursor的設置和刪除所選中信號的跳變位置定位波形左右縮放Zoom full 當前已仿真波形全屏ModelSim仿真技術入門工具欄常用按鈕簡介ModelSim仿真技術入門外部信號仿真點擊全綠是由于信號過密觀察輸入激勵生成和輸出是否符合要求ModelSim仿真技術入門內部信號仿真向波形中添加信號將整個模塊添加添加所需信號根據需要添加數量越多仿真越慢ModelSim仿真技術入門波形窗口編輯插入分隔線：便于分隔信號ModelSim仿真技術入門波形窗口編輯信號基數或編碼轉換Edit-Select All右鍵選擇Radix便于多位信號的觀測ModelSim仿真技術入門仿真測試文件使用ModelSim仿真技術入門仿真測試文件使用大約仿真125ms后看到LED_DATA輸出發(fā)生變化若觀測LED循環(huán)顯示過程，時間較長反向調試錯誤可能是源文件造成，也可能是仿真文件造成ModelSim仿真技術入門調試技術如果沒有