NEW第07章 觸發(fā)器(完整415)

1、17 Latches, Flip-Flops and Timers2Contentsw Latches (鎖存器鎖存器)w Edge-triggered Flip-Flops （邊沿觸發(fā)器）（邊沿觸發(fā)器）w Flip-Flop Operating Characteristics （觸發(fā)器動作特點）（觸發(fā)器動作特點）w Flip-Flop Function Expression （觸發(fā)器特性方程）（觸發(fā)器特性方程）引出引出本章核心內(nèi)容本章核心內(nèi)容 組合邏輯電路（組合邏輯電路（邏輯門邏輯門組成）組成）w 數(shù)字邏輯電路數(shù)字邏輯電路 時序邏輯電路（時序邏輯電路（邏輯門邏輯門和和存儲電路存儲電路組成）組

2、成）w The digital electronic logic is classified as the combinational logic and the sequential logic. w The sequential logic includes the combinational logic section and the memory section.3存儲電路是什么？存儲電路是什么？7-0 雙穩(wěn)態(tài)存儲單元電路-雙穩(wěn)態(tài)的概念 穩(wěn)穩(wěn)態(tài)態(tài)穩(wěn)穩(wěn)態(tài)態(tài)介介穩(wěn)穩(wěn)態(tài)態(tài) 雙穩(wěn)態(tài)的物理模型雙穩(wěn)態(tài)的物理模型峰形物施加沖擊力施加沖擊力 1 Q Q 1 G1 G2 Feedback7-0 雙穩(wěn)態(tài)存

3、儲單元電路電路結(jié)構(gòu) Q端的狀態(tài)定義為電路輸出狀態(tài)。端的狀態(tài)定義為電路輸出狀態(tài)。即：即：Q=0, 稱電路的稱電路的“0”狀態(tài)；狀態(tài)； Q=1, 稱電路的稱電路的“1”狀態(tài)。狀態(tài)。In normal operation , the outputs are always complements of each other.電路有兩個電路有兩個互補互補的輸出端。的輸出端。交叉耦合形式交叉耦合形式構(gòu)成最基本的雙穩(wěn)態(tài)電路構(gòu)成最基本的雙穩(wěn)態(tài)電路 7-0 雙穩(wěn)態(tài)存儲單元電路雙穩(wěn)態(tài)存儲單元電路-邏輯狀態(tài)分析邏輯狀態(tài)分析若若 Q = 1若若 Q = 0 1 1 Q Q G1 G2 VO1 VO2 VI1 VI2

4、10011 1 1 Q Q G1 G2 VO1 VO2 VI1 VI2 01100第第2種穩(wěn)態(tài)種穩(wěn)態(tài) (0狀態(tài)）狀態(tài)）第第1種穩(wěn)態(tài)種穩(wěn)態(tài) (1狀態(tài)）狀態(tài)）7 因為電路因為電路只存在這兩種只存在這兩種可以長期保持的穩(wěn)定狀態(tài)，故稱可以長期保持的穩(wěn)定狀態(tài)，故稱為雙穩(wěn)態(tài)存儲單元電路，簡稱為雙穩(wěn)態(tài)存儲單元電路，簡稱雙穩(wěn)態(tài)電路雙穩(wěn)態(tài)電路。 電路接通電源后，可能隨機進(jìn)入其中一種狀態(tài)，并能長電路接通電源后，可能隨機進(jìn)入其中一種狀態(tài)，并能長期保持不變，因此，期保持不變，因此，電路具有存儲或記憶電路具有存儲或記憶1 1位二進(jìn)制數(shù)據(jù)的位二進(jìn)制數(shù)據(jù)的功能。功能。 It can store the informatio

5、n or the states.7-0 雙穩(wěn)態(tài)存儲單元電路雙穩(wěn)態(tài)存儲單元電路 鎖存器鎖存器時序電路的存儲單元電路時序電路的存儲單元電路 觸發(fā)器觸發(fā)器共同點：共同點： 具有具有0 和和1兩個穩(wěn)定狀態(tài)，一旦狀態(tài)被確定，就能兩個穩(wěn)定狀態(tài)，一旦狀態(tài)被確定，就能自行保持，直到有自行保持，直到有外部信號外部信號作用時才作用時才有可能有可能改變。改變。一一個個鎖存器或觸發(fā)器能存儲鎖存器或觸發(fā)器能存儲一位一位二進(jìn)制碼。二進(jìn)制碼。7-1 Latches （鎖存器）（鎖存器）-鎖存器與觸發(fā)器的特點鎖存器與觸發(fā)器的特點 穩(wěn)穩(wěn)態(tài)態(tài)穩(wěn)穩(wěn)態(tài)態(tài)介介穩(wěn)穩(wěn)態(tài)態(tài) 施加沖擊力施加沖擊力9 不同點：不同點：鎖存器鎖存器-對對脈沖電平

6、敏感脈沖電平敏感的的存儲存儲電路，在特定輸入脈沖電平作用下電路，在特定輸入脈沖電平作用下改變狀態(tài)。改變狀態(tài)。觸發(fā)器觸發(fā)器-對對脈沖邊沿敏感脈沖邊沿敏感的存儲的存儲電路，在時鐘脈沖的電路，在時鐘脈沖的上升沿上升沿或或下降下降沿沿的變化瞬間改變狀態(tài)。的變化瞬間改變狀態(tài)。 E E CP CP 7-1 Latches （鎖存器）（鎖存器）-鎖存器與觸發(fā)器的特點鎖存器與觸發(fā)器的特點It is sensitive to its inputs only at this transition of the clock.107-1 Latches （鎖存器）（鎖存器）- the basic S-R (set-r

7、eset) latch （基本（基本RS 鎖存器）鎖存器）w A latch is a type of bistable logic device.w An active-HIGH input S-R latch is formed with two cross-coupled NOR gates.w An active-LOW input S-R latch is formed with two cross-coupled NAND gates. 117-1-1 The Basic S-R Latch w Two versions of S-R latchesCrossed NOR S-R

8、latch或非門構(gòu)成基本或非門構(gòu)成基本RS鎖存器鎖存器Crossed NAND S-R latch與非門構(gòu)成基本與非門構(gòu)成基本RS鎖存器鎖存器127-1-1 The Basic S-R Latchw Reset operation0Q 1,Q ,me(present ti at the and 0,R1,SWhen DDnn原態(tài)）初態(tài)&RDSDQQ1010 101Q , 0Q ,next time( at thethen 11nn新態(tài)）次態(tài)RESET Operation (復(fù)位、清零）復(fù)位、清零）RESET： Active-LOW討論：另外一種初始狀態(tài)的情況。討論：另外一種初始狀態(tài)的情

9、況。137-1-1 The Basic S-R Latchw Set operation&RDSDQQ0110101Q 0,Qstatepresent theand 1,R0,SWhen DDnn0Q , 1Qstatenext then the11nnSET Operation (置位、預(yù)置）置位、預(yù)置）SET： Active-LOW討論：另外一種初始狀態(tài)的情況。討論：另外一種初始狀態(tài)的情況。147-1-1 The Basic S-R Latchw No-change condition（若（若 =0）&RDSDQQ1101101R1,SWhen DDnnnnQQ ,QQst

10、atenext then the11Latch remains in present state.SET,RESET： nonactivenQ157-1-1 The Basic S-R Latch&RDSDQQ1110011R1,SWhen DDnnnnQQ ,QQstatenext then the11Latch remains in present state.wNo-change condition（若（若 =1）nQ167-1-1 The Basic S-R Latch&RDSDQQ0011Invalidinvalid stateu Invalid conditionB

11、oth the Q and Q outputs are forced HIGH , thus violating the basic complementary operation of the outputs.177-1-1 The Basic S-R LatchDDS1,R0DDS0,R1DDS0,R0&RDSDQQDDS1,R1Summary:Set operationReset operationNo-change operation1. InvalidSET, RESET： Active-LOW187-1-1 The Basic S-R Latch Truth table f

12、or an active-LOW input S-R latch約束條件約束條件：SR=0講解：講解：記憶方法和規(guī)律！記憶方法和規(guī)律！197-1-1 The Basic S-R Latchw Logic symbols for the SR latchesSET,RESET:Active-HIGHSET,RESET:Active-LOW207-1-1 The Basic S-R Latchw EX. Determine the output waveform according to the input waveforms for a crossed NAND SR latch, and Q

13、starts in the RESET (LOW) state.217-1-1 The Basic S-R Latchw For a S-R latch, it has no enable input (使能端）使能端）, or clock control pin （時鐘端）（時鐘端）, so the SET and RESET inputs can change the output states directly.w In this case, the SET and RESET inputs are also called Direct-SET (SD，直接置位，直接置位/置置1端端)

14、and Direct-RESET (RD，直接復(fù)位，直接復(fù)位/置置0端端).基本基本SR鎖存器的鎖存器的優(yōu)點優(yōu)點：電路簡單：電路簡單; 缺點缺點：直接控制，：直接控制，S、R之間有約束。之間有約束。227-1-2 The Gated S-R Latch (邏輯門控邏輯門控RS鎖存器鎖存器) A gated latch requires an clock input.鎖存使能信號In Chinese books, CP is used more often than EN for a gated S-R latch.237-1-2 The Gated S-R Latchw Only when E

15、N is HIGH , the S and R inputs can control the output state.w The latch will remain the present state when EN is LOW.w The invalid state occurs when both S and R are simultaneously（同時地）（同時地） HIGH.In Chinese books, CP is used more often than EN for a gated S-R latch.7-1-2 The Gated S-R Latch功能分析功能分析E

16、NSRQ Q狀態(tài)狀態(tài) 0XX不變不變不變不變No change100不變不變不變不變No change10101RESET(置置0)11010SET(置置1)11111Invalid24約束條件約束條件：SR=0講解：講解：記憶方法！記憶方法！257-1-2 The Gated S-R LatchEx. Determine the Q output waveform if the inputs are applied to a gated S-R latch that is initially RESET.(請見英文教材請見英文教材P264 EXAMPLE7-2)總結(jié)總結(jié)該鎖存器的特點：選通控

17、制。但仍有約束。該鎖存器的特點：選通控制。但仍有約束。7-1-3 The Gated D Latchw The D latch differs from the S-R latch because it has only one input in addition to（除之外還有） EN.267-1-3 The Gated D Latch27 When the D input is HIGH and the EN input is HIGH , the latch will set. When the D input is LOW and the EN input is HIGH , the

18、 latch will reset. Stated another way , the output Q follows the input D when EN is HIGH.7-1-3 The Gated D LatchENDQQ功能功能0X不變不變不變不變No change1001RESET(置置0)1110SET(置置1)28注意：注意：已無約束。已無約束?？偨Y(jié)：總結(jié)：記憶規(guī)律記憶規(guī)律!7-1-3 The Gated D Latch29307-2 Edge-Triggered Flip-Flops (邊沿觸發(fā)器邊沿觸發(fā)器)w An edge-triggered flip-flop ch

19、anges its state either at the positive edge (rising edge)(上升沿上升沿) or at the negative edge (falling edge)(下降沿下降沿) of the clock pulse and is sensitive to its inputs only at this transition of the clock (只在邊沿動作只在邊沿動作).w Each flip-flop can be either positive edge-triggered (no bubble(沒有圈沒有圈) at C/CP inp

20、ut) or negative edge-triggered (bubble at C/CP input).w 在時鐘脈沖邊沿作用下的在時鐘脈沖邊沿作用下的狀態(tài)刷新狀態(tài)刷新 -觸發(fā)。觸發(fā)。317-2 Edge-Triggered Flip-Flopsw An edge-triggered flip-flop is identified by the small triangle (小三角形小三角形) inside the block at the C/CP input.32CPCPCPCPEdge-triggered FF, Positive edge-triggeredEdge-trigge

21、red FFNegative edge-triggered7-2 Edge-Triggered Flip-Flops - Logic Symbol Comparison7-2-1 The Edge-Triggered S-R Flip-FlopTruth table for a positive edge-triggered S-R flip-flop(正邊沿正邊沿觸發(fā)的觸發(fā)的SR觸發(fā)器）觸發(fā)器）33SRCLKQQCOMMENTS00XNCNCNo change0101RESET1010SET11?Invalid總結(jié)：規(guī)律總結(jié)：規(guī)律!347-2-1 The Edge-Triggered S-R

22、 Flip-FlopnQ現(xiàn)態(tài)現(xiàn)態(tài) ：觸發(fā)器在每次時鐘脈沖觸發(fā)沿到來之前：觸發(fā)器在每次時鐘脈沖觸發(fā)沿到來之前 的狀態(tài)的狀態(tài) 。次態(tài)次態(tài) ：在此之后的狀態(tài)。：在此之后的狀態(tài)。1Qn特性表特性表：描述現(xiàn)態(tài)、輸入信號和次態(tài)之間邏輯關(guān)系的：描述現(xiàn)態(tài)、輸入信號和次態(tài)之間邏輯關(guān)系的 真值表。真值表。特性方程特性方程：描述邏輯功能的邏輯表達(dá)式。：描述邏輯功能的邏輯表達(dá)式。7-2-1 The Edge-Triggered S-R Flip-Flop35Logic Expression（特性方程）（特性方程）condition) care t(Don 0QRSQ1SRnnTruth-table（特性表）（特性表）

23、367-2-1 The Edge-Triggered S-R Flip-FlopTruth-tableState Diagram (狀態(tài)圖）狀態(tài)圖）377-2-2 The Edge-Triggered D Flip-Flop（D觸發(fā)器）觸發(fā)器）Qn+1=D（重點）（重點）波形規(guī)律：波形規(guī)律：Q的狀態(tài)僅僅取決于的狀態(tài)僅僅取決于CP觸發(fā)沿觸發(fā)沿（上升沿或下降沿）到達(dá)（上升沿或下降沿）到達(dá)前前一瞬間的一瞬間的D值，其他時值，其他時刻刻Q均保持不變。均保持不變。 -例題英文教材例題英文教材P271387-2-2 The Edge-Triggered D Flip-Flop Truth-table Logic symbolDirect-SET SDDirect-RESET RD詳見康華光教材詳見康華光教材 P219 表表5.3.1397-2-2 The Edge-Triggered D Flip-FlopEx. Determine the Q output of the D edge-triggered flip-flo