EDA課設(shè)簡(jiǎn)易14位密碼鎖

1、精選優(yōu)質(zhì)文檔-傾情為你奉上目 錄1、 設(shè)計(jì)要求.2、 設(shè)計(jì)內(nèi)容.3、 14位密碼鎖控制電路原理圖.4、 Modelsim模擬仿真.5、 課設(shè)心得.題目：簡(jiǎn)易14位密碼鎖控制電路數(shù)字密碼鎖的基本原理是，通過(guò)寄存器存儲(chǔ)預(yù)置密碼，輸入密碼后將數(shù)據(jù)寄存在另外的寄存器中。然后分別將預(yù)置密碼與輸入密碼通過(guò)比較器比較，如果相同，鎖被打開(kāi)，否則，不能打開(kāi)。本方案的以以上原理為基礎(chǔ)，通過(guò)門電路與觸發(fā)器的輔助，實(shí)現(xiàn)了預(yù)置密碼，驗(yàn)證密碼，修改密碼的功能。1、 設(shè)計(jì)要求1、輸入按鍵開(kāi)關(guān)設(shè)計(jì)為7個(gè)，密碼位數(shù)要14位。14位數(shù)字密碼分成高7位（DH6.DH0）和低7位（DL6.DL0）兩次輸入,用數(shù)字邏輯按鍵開(kāi)關(guān)預(yù)置，2

2、、開(kāi)鎖輸出信號(hào)out為1表示開(kāi)鎖，否則不開(kāi)鎖。3、輸出報(bào)警信號(hào)均為1有效，分為聲報(bào)警Sound the alarm （揚(yáng)聲器）和 light alarm（發(fā)光管），4、 14位數(shù)字密碼分時(shí)操作，先預(yù)置高7位，然后再置入低7位，（頂層電路可參考圖1） 。5、要求電路工作可靠，保密性強(qiáng)，開(kāi)鎖出錯(cuò)立即報(bào)警，（用聲光兩種形式同時(shí)報(bào)警） 。6、利用Quartus軟件，混合設(shè)計(jì)方法進(jìn)行設(shè)計(jì)、編譯、并在FPGA芯片上實(shí)現(xiàn)。7、14位密碼自己設(shè)定。比如：“100”。本次設(shè)計(jì)采用本人學(xué)號(hào)后三位分別用BCD碼+兩位班號(hào)，其中一班是01，二班是10，三班是11四班是00作為設(shè)計(jì)密碼。二、設(shè)計(jì)內(nèi)容1. 設(shè)計(jì)

3、簡(jiǎn)易14位數(shù)字密碼模塊ic9a模塊，框圖見(jiàn)圖2，模塊ic9ad的設(shè)計(jì)采用VHDL實(shí)現(xiàn)。2. 設(shè)計(jì)一個(gè)報(bào)警信號(hào)電路（輸入頻率：100khz,輸出頻率1HZ，占空比為0.5方波）連接到CP端為報(bào)警，設(shè)計(jì)方法不限。3. 在ic9a模塊基礎(chǔ)上設(shè)計(jì)14位數(shù)字密碼鎖的頂層電路（參考圖2）。 圖1.ic9a三、14位密碼鎖控制電路原理圖1、頂層電路組成 圖2.Clok為時(shí)鐘控制信號(hào)，clk為ic9a始終控制信號(hào)，clk2為開(kāi)鎖控制信號(hào)，out1A為聲報(bào)警輸出信號(hào)，out1B為光報(bào)警輸出信號(hào)，out2A為開(kāi)鎖輸出信號(hào)，out2B為ic9a輸出端。輸入密碼時(shí)，先置clr為1清零，然后置入密碼高7位，接著clk置

4、1，把高7位鎖存進(jìn)鎖存器，clk回0，再置低7位，此時(shí)out2B輸出為1，然后再把clk2置1，out2A為1.因?yàn)檩斎朊艽a是對(duì)的，所以，out1A，out1B不響不亮。2、 聲光報(bào)警Ic9a器件Ic9a分為鎖存器和譯碼器鎖存器VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCQ ISPORT(CLK,CLR: IN STD_LOGIC; D: IN STD_LOGIC_VECTOR(6 DOWNTO 0); Q: OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END SCQ;ARCHITECTURE ART

5、OF SCQ ISBEGINPROCESS(CLK,CLR)BEGINIF(CLR='1')THENQ<=""ELSIF(CLK'EVENT AND CLK='1')THENQ(6)<=D(6);Q(5)<=D(5);Q(4)<=D(4);Q(3)<=D(3);Q(2)<=D(2);Q(1)<=D(1);Q(0)<=D(0);END IF;END PROCESS;END ART;譯碼器VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTI

6、TY YM ISPORT( OUTPUT: OUT STD_LOGIC; A: IN STD_LOGIC_VECTOR(6 DOWNTO 0); B: IN STD_LOGIC_VECTOR(6 DOWNTO 0);END YM;ARCHITECTURE ART OF YM ISBEGINPROCESS(A,B)BEGINIF(A="" AND B="")THENOUTPUT<='1'ELSEOUTPUT<='0'END IF;END PROCESS;END ART;鎖存器與譯碼器可以通過(guò)元件例化生成ic9a元

7、件例化VHDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity ic9a isport(clr1,clk1:in std_logic; d1:in std_logic_vector(6 downto 0); out2:out std_logic);end ic9a;architecture art1 of ic9a issignal a1:std_logic_vector(6 downto 0);component SCQ

8、 isport(CLK,CLR:in std_logic; D: in std_logic_vector(6 downto 0); Q: out std_logic_vector(6 downto 0);end component;component YM isport(A,B: in std_logic_vector(6 downto 0); OUTPUT: OUT STD_LOGIC);end component;beginu1: SCQ port map(clk1,clr1,d1,a1);u2: YM port map(a1,d1,out2);end art1;3、 報(bào)警電路（分頻）分頻

9、元器件fp10kFp10k VHDL源程序（20分頻）Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity fp10k isPort(clk:in std_logic; Q:out std_logic);End fp10k;Architecture art of fp10k issignal i: std_logic_vector(17 downto 0):=(others=>'0');Begin Process(clk)Beginif clk'event a

10、nd clk='1' thenIf(i=20) then i<=(others=>'0');elsei<=i+1;end if;end if; End process; Q<='1'when i>10 else '0'End art;四、Modelsim 模擬仿真4.1 ic9a密碼輸對(duì)仿真4.2 ic9a密碼輸錯(cuò)仿真4.3、20分頻仿真4.4、總體密碼輸對(duì)仿真4.5、總體密碼輸錯(cuò)仿真5、 課設(shè)心得通過(guò)一周的EDA技術(shù)課程設(shè)計(jì)，我們按照指導(dǎo)書做了一個(gè)14二進(jìn)制建議密碼鎖控制電路，我們一周課設(shè)的成果不僅僅是一個(gè)控制電路，重要的是通過(guò)一周課設(shè)加深了我對(duì)EDA技術(shù)的理解與運(yùn)用，使我更加熟悉和了解了Modelsim6.5的用法。在學(xué)習(xí)任何一種東西時(shí)都要保持一種謙虛謹(jǐn)慎的態(tài)度，在實(shí)踐中發(fā)現(xiàn)自己的不足再不斷的學(xué)習(xí)中進(jìn)步，學(xué)會(huì)如何處理團(tuán)隊(duì)協(xié)作精神，每人都要表明自己的觀點(diǎn)，盡管可能不正確，甚至看起來(lái)是很荒謬的，大家在一起相互學(xué)習(xí)，不斷發(fā)現(xiàn)自己的不足之處，每一個(gè)軟件都有許多好的用法，必須多多練習(xí)才能靈活運(yùn)用，許多知識(shí)只靠看書是不行的，盡管書上說(shuō)的很完善，但是不經(jīng)過(guò)自