西北工業(yè)大學(xué)數(shù)字電子技術(shù)基礎(chǔ)實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)4

1、.wd數(shù)字電子技術(shù)基礎(chǔ)第四次實(shí)驗(yàn)報(bào)告一、 描述QuartusII軟件 基本使用步驟1.用文本編輯器正確編寫源文件(本例run.v),并經(jīng)modelsim仿真確認(rèn)該電路設(shè)計(jì)正確.2.翻開QuartusII軟件，新建工程N(yùn)ew project (注意工程名和設(shè)計(jì)文件的module名保持一致)，選擇和開發(fā)板一致的FPGA器件型號(hào)。(本課程為Cyclone IV E系列EP4CE115F29C7)3.添加文件，點(diǎn)擊file->open,之后選擇要添加的文件，并勾選Add file to current project.4.編譯，Start Compilation ,編譯源文件 (如有錯(cuò)誤修改后,

2、重新編譯)。5.查看電路構(gòu)造，使用Tool->RTL viewer工具查看電路圖構(gòu)造,是否和預(yù)期設(shè)計(jì)一致。6.管腳綁定，使用Assignment->pin planner將設(shè)計(jì)的全部輸入/輸出接口與開發(fā)板的對(duì)應(yīng)管腳進(jìn)展一一對(duì)應(yīng)。PIN_Y2 -to clkPIN_H19 -to out7PIN_J19 -to out6PIN_E18 -to out5PIN_F18 -to out4PIN_F21 -to out3PIN_E19 -to out2PIN_F19 -to out1PIN_G19 -to out0PIN_M23 -to rst7.Processing->Start

3、Compilation,全編譯生成可下載文件。.sof8.連接開發(fā)板，安裝所需驅(qū)動(dòng)程序在設(shè)備管理器中，選擇路徑為quatus安裝路徑9. 點(diǎn)擊start開場(chǎng)燒錄，完成后開發(fā)板上出現(xiàn)流水燈。二、 題目代碼以及波形1.跑馬燈設(shè)計(jì)及FPGA實(shí)現(xiàn)編寫模塊源碼module run (clk,rst,out);input clk,rst;output 7:0 out; reg 7:0 out; reg 24:0 count; always ( posedgeclk or negedgerst ) if(!rst) begin count<=16'b0; end else begin coun

4、t<=count+1; end always ( posedgeclk or negedgerst) if(!rst) begin out<=8'hff; end else begin case ( count24:21 ) 0: out<=8'b1111_1110; 1: out<=8'b1111_1101; 2: out<=8'b1111_1011; 3: out<=8'b1111_0111; 4: out<=8'b1110_1111; 5: out<=8'b1101_1111; 6:

5、out<=8'b1011_1111; 7: out<=8'b0111_1111; 8: out<=8'b1011_1111; 9: out<=8'b1101_1111; 10:out<=8'b1110_1111; 11:out<=8'b1111_0111; 12:out<=8'b1111_1011; 13:out<=8'b1111_1101; 14:out<=8'b1111_1110; 15:out<=8'b1111_1111; endcase end e

6、ndmodule測(cè)試模塊timescale 1ns/1psmodule tb_run;reg clk_test;reg rst_test;wire 7:0out_test;initialclk_test=0;always #1 clk_test=clk_test;initialbeginrst_test=1;#1rst_test=0;#1rst_test=1;#180rst_test=0;#1rst_test=1;endrun UUT_run(.clk(clk_test),.rst(rst_test),.out(out_test);endmodule仿真后的波形截圖綜合后的RTL圖形1.有限狀

7、態(tài)機(jī)設(shè)計(jì)教材Figure 6.86編寫模塊源碼module sequence (Clock,Resetn,w,z);input Clock,Resetn,w;output z;reg 3:1y,Y;parameter 3:1A=3'b000,B=3'b001,C=3'b010,D=3'b011,E=3'b100;always(w,y)case(y)A:if(w) Y=D;else Y=B;B:if(w) Y=D;else Y=C;C:if(w) Y=D;else Y=C;D:if(w) Y=E;else Y=B;E:if(w) Y=E;else Y=B;

8、default: Y=3'bxxx;endcasealways(negedgeResetn,posedge Clock)if(Resetn=0)y<=A;elsey<=Y;assign z=(y=C)|(y=E);endmodule測(cè)試模塊timescale 1ns/1psmodule tb_sequence;reg Clock_test,Resetn_test,w_test;wire z_test;initialbeginClock_test=0;Resetn_test=0;w_test=1;endalways #10 Clock_test=Clock_test;init

9、ialbegin#10Resetn_test=1;w_test=1;#10w_test=0;#20w_test=0;#20w_test=0;#20w_test=1;#20w_test=1;#20w_test=0;#20w_test=0;#20w_test=1;#20w_test=0;#20w_test=0;#20w_test=0;#20w_test=1;#20w_test=1;#20w_test=0;#20w_test=0;endsequence UUT_sequence(.Clock(Clock_test),.Resetn(Resetn_test),.w(w_test),.z(z_test);endmodule仿真后的波形截圖綜合后的RTL圖形三、 本次實(shí)驗(yàn)收獲和心得通過(guò)本次試驗(yàn)真正接觸了FPGA開發(fā)板并向板子上烤了文件，雖然題目較為簡(jiǎn)單，但是在完成的過(guò)程中遇到了不少問(wèn)題，比方軟件內(nèi)部沒(méi)有