7DDR內(nèi)存格式發(fā)展歷程(DDR~DDR4)

1、一、DDRDDR=DoubleDataRate雙倍速內(nèi)存。嚴(yán)格的說DDR應(yīng)該叫DDRSDRA,人們習(xí)慣稱為DDR部分初學(xué)者也?？吹紻DRSDRAM就認(rèn)為是SDRAMDDRSDRAMUDoubleDataRateSDRAM的縮寫，是雙倍速率同步動態(tài)隨機(jī)存儲器的意思。DDR內(nèi)存是在SDRAM內(nèi)存基礎(chǔ)上發(fā)展而來的，仍然沿用SDRAI生產(chǎn)體系，因此對于內(nèi)存廠商而言，只需對制造普通SDRA啲設(shè)備稍加改進(jìn)，即可實(shí)現(xiàn)DDR內(nèi)存的生產(chǎn)，可有效的降低成本。SDRAMfe一個(gè)時(shí)鐘周期內(nèi)只傳輸一次數(shù)據(jù)，它是在時(shí)鐘的上升期進(jìn)行數(shù)據(jù)傳輸；而DDR內(nèi)存則是一個(gè)時(shí)鐘周期內(nèi)傳輸兩次次數(shù)據(jù)，它能夠在時(shí)鐘的上升期和下降期各傳輸一

2、次數(shù)據(jù)，因此稱為雙倍速率同步動態(tài)隨機(jī)存儲器。DDR內(nèi)存可以在與SDRAM目同的總線頻率下達(dá)到更高的數(shù)據(jù)傳輸率。與SDRAMf比：DDR運(yùn)用了更先進(jìn)的同步電路，使指定地址、數(shù)據(jù)的輸送和輸出主要步驟既獨(dú)立執(zhí)行，又保持與CPU完全同步；DDR使用了DLL（DelayLockedLoop，延時(shí)鎖定回路提供一個(gè)數(shù)據(jù)濾波信號）技術(shù)，當(dāng)數(shù)據(jù)有效時(shí)，存儲控制器可使用這個(gè)數(shù)據(jù)濾波信號來精確定位數(shù)據(jù)，每16次輸出一次，并重新同步來自不同存儲器模塊的數(shù)據(jù)。DDR本質(zhì)上不需要提高時(shí)鐘頻率就能加倍提高SDRA啲速度，它允許在時(shí)鐘脈沖的上升沿和下降沿讀出數(shù)據(jù)，因而其速度是標(biāo)準(zhǔn)SDRA的兩倍。從外形體積上DDR與SDRAM

3、目比差別并不大，他們具有同樣的尺寸和同樣的針腳距離。但DDF為184針腳，比SDRAMS出了16個(gè)針腳，主要包含了新的控制、時(shí)鐘、電源和接地等信號。DDR內(nèi)存采用的是支持2.5V電壓的SSTL2標(biāo)準(zhǔn)，而不是SDRAM!用的3.3V電壓的LVTTL標(biāo)準(zhǔn)。DDR內(nèi)存的頻率可以用工作頻率和等效頻率兩種方式表示，工作頻率是內(nèi)存顆粒實(shí)際的工作頻率，但是由于DDR內(nèi)存可以在脈沖的上升和下降沿都傳輸數(shù)據(jù)，因此傳輸數(shù)據(jù)的等效頻率是工作頻率的兩倍。二、DDR2DDR2發(fā)明與發(fā)展：DDR2/DDRII（DoubleDataRate2）SDRAI是由JEDEC（電子設(shè)備工程聯(lián)合委員會）進(jìn)行開發(fā)的新生代內(nèi)存技術(shù)標(biāo)準(zhǔn)，

4、它與上一代DDR內(nèi)存技術(shù)標(biāo)準(zhǔn)最大的不同就是，雖然同是采用了在時(shí)鐘的上升/下降延同時(shí)進(jìn)行數(shù)據(jù)傳輸?shù)幕痉绞?，但DDR2內(nèi)存卻擁有兩倍于上一代DDR內(nèi)存預(yù)讀取能力（即：4bit數(shù)據(jù)讀預(yù)取）。換句話說，DDR2內(nèi)存每個(gè)時(shí)鐘能夠以4倍外部總線的速度讀/寫數(shù)據(jù)，并且能夠以內(nèi)部控制總線4倍的速度運(yùn)行。此外，由于DDR2標(biāo)準(zhǔn)規(guī)定所有DDR2內(nèi)存均采用FBGA封裝形式，而不同于目前廣泛應(yīng)用的TSOP/TSOP-II封裝形式，F(xiàn)BGA封裝可以提供了更為良好的電氣性能與散熱性，為DDR2內(nèi)存的穩(wěn)定工作與未來頻率的發(fā)展提供了堅(jiān)實(shí)的基礎(chǔ)。回想起DDR勺發(fā)展歷程，從第一代應(yīng)用到個(gè)人電腦的DDR200經(jīng)過DDR266DD

5、R333到今天的雙通道DDR400技術(shù)，第一代DDR勺發(fā)展也走到了技術(shù)的極限，已經(jīng)很難通過常規(guī)辦法提高內(nèi)存的工作速度；隨著Intel最新處理器技術(shù)的發(fā)展，前端總線對內(nèi)存帶寬的要求是越來越高，擁有更高更穩(wěn)定運(yùn)行頻率的DDR2內(nèi)存將是大勢所趨。DDR2與DDR勺區(qū)另U：1、延遲問題：在同等核心頻率下，DDR2勺實(shí)際工作頻率是DDR勺兩倍。這得益于DDR2內(nèi)存擁有兩倍于標(biāo)準(zhǔn)DDR內(nèi)存的4BIT預(yù)讀取能力。換句話說，雖然DDR2和DDR一樣，都采用了在時(shí)鐘的上升延和下降延同時(shí)進(jìn)行數(shù)據(jù)傳輸?shù)幕痉绞?，但DDR2擁有兩倍于DDR勺預(yù)讀取系統(tǒng)命令數(shù)據(jù)的能力。也就是說，在同樣100MHz的工作頻率下，DDR勺

6、實(shí)際頻率為200MHz而DDR2則可以達(dá)到400MHz。這樣也就出現(xiàn)了另一個(gè)問題：在同等工作頻率的DDR和DDR2內(nèi)存中，后者的內(nèi)存延時(shí)要慢于前者。舉例來說，DDR200和DDR2-400具有相同的延遲，而后者具有高一倍的帶寬。實(shí)際上，DDR2-400和DDR400具有相同的帶寬，它們都是3.2GB/S，但是DDR400的核心工作頻率是200MHz而DDR2-400的核心工作頻率是100MHz也就是說DDR2-400的延遲要高于DDR400。2、封裝和發(fā)熱量：DDR2內(nèi)存技術(shù)最大的突破點(diǎn)其實(shí)不在于用戶們所認(rèn)為的兩倍于DDR勺傳輸能力，而是在采用更低發(fā)熱量、更低功耗的情況下，DDR2可以獲得更快

7、的頻率提升，突破標(biāo)準(zhǔn)DDR的400MHZ艮制。DDR內(nèi)存通常采用TSOP芯片封裝形式，這種封裝形式可以很好的工作在200MHz上，當(dāng)頻率更高時(shí)，它過長的管腳就會產(chǎn)生很高的阻抗和寄生電容，這會影響它的穩(wěn)定性和頻率提升的難度。這也就是DDR勺核心頻率很難突破275MHZ勺原因。而DDR2內(nèi)存均采用FBGA封裝形式。不同于目前廣泛應(yīng)用的TSOP寸裝形式，F(xiàn)BGA寸裝提供了更好的電氣性能與散熱性，為DDR2內(nèi)存的穩(wěn)定工作與未來頻率的發(fā)展提供了良好的保障。DDR2內(nèi)存采用1.8V電壓，相對于DDR標(biāo)準(zhǔn)的2.5V，降低了不少，從而提供了明顯的更小的功耗與更小的發(fā)熱量，這一點(diǎn)的變化是意義重大的。DDR2采用

8、的新技術(shù)：除了以上所說的區(qū)別外，DDR2還引入了三項(xiàng)新的技術(shù)，它們是OCDODT和PostCAS。1.0CD(Off-ChipDriver):也就是所謂的離線驅(qū)動調(diào)整，DDRII通過OCD可以提高信號的完整性。DDRII通過調(diào)整上拉(pull-up)/下拉(pull-down)的電阻值使兩者電壓相等。使用OCD!過減少DQ-DQS勺傾斜來提高信號的完整性；通過控制電壓來提高信號品質(zhì)。2.ODT:ODT是內(nèi)建核心的終結(jié)電阻器。我們知道使用DDRSDRA啲主板上面為了防止數(shù)據(jù)線終端反射信號需要大量的終結(jié)電阻。它大大增加了主板的制造成本。實(shí)際上，不同的內(nèi)存模組對終結(jié)電路的要求是不一樣的，終結(jié)電阻的大

9、小決定了數(shù)據(jù)線的信號比和反射率，終結(jié)電阻小則數(shù)據(jù)線信號反射低但是信噪比也較低；終結(jié)電阻高，則數(shù)據(jù)線的信噪比高，但是信號反射也會增加。因此主板上的終結(jié)電阻并不能非常好的匹配內(nèi)存模組，還會在一定程度上影響信號品質(zhì)。DDR2可以根據(jù)自己的特點(diǎn)內(nèi)建合適的終結(jié)電阻，這樣可以保證最佳的信號波形。使用DDR2不但可以降低主板成本，還得到了最佳的信號品質(zhì)，這是DDF不能比擬的。3. PostCAS:它是為了提高DDRII內(nèi)存的利用效率而設(shè)定的。在PostCAS操作中，CAS言號(讀寫/命令)能夠被插到RAS信號后面的一個(gè)時(shí)鐘周期，CAS命令可以在附加延遲(AdditiveLatency)后面保持有效。原來的t

10、RCD(RAS到CAS和延遲)被AL(AdditiveLatency)所取代，AL可以在0,1,2,3,4中進(jìn)行設(shè)置。由于CAS信號放在了RAS信號后面一個(gè)時(shí)鐘周期，因此ACT和CAS信號永遠(yuǎn)也不會產(chǎn)生碰撞沖突。三、DDR3發(fā)展早在2002年6月28日,JEDEC就宣布開始開發(fā)DDR3內(nèi)存標(biāo)準(zhǔn)，但從目前的情況來看,DDR2才剛開始普及，DDR3標(biāo)準(zhǔn)更是連影也沒見到。不過目前已經(jīng)有眾多廠商拿出了自己的DDR3解決方案，紛紛宣布成功開發(fā)出了DDR吶存芯片，從中我們仿佛能感覺到DDR3臨近的腳步。而從已經(jīng)有芯片可以生產(chǎn)出來這一點(diǎn)來看，DDR3的標(biāo)準(zhǔn)設(shè)計(jì)工作也已經(jīng)接近尾聲。半導(dǎo)體市場調(diào)查機(jī)構(gòu)iSupp

11、li預(yù)測DDR3內(nèi)存將會在2008年替代DDR2成為市場上的主流產(chǎn)品，iSuppli認(rèn)為在那個(gè)時(shí)候DDR3勺市場份額將達(dá)到55%不過，就具體的設(shè)計(jì)來看，DDR3與DDR2的基礎(chǔ)架構(gòu)并沒有本質(zhì)的不同。從某種角度講，DDR3是為了解決DDR2發(fā)展所面臨的限制而催生的產(chǎn)物。DDR2與DDR3的區(qū)另U針對Intel新型芯片的一代內(nèi)存技術(shù)(但目前主要用于顯卡內(nèi)存)，頻率在800M以上,和DDR2相比優(yōu)勢如下：(1) 功耗和發(fā)熱量較?。何×薉DR2的教訓(xùn)，在控制成本的基礎(chǔ)上減小了能耗和發(fā)熱量，使得DDR3更易于被用戶和廠家接受。(2) 工作頻率更高：由于能耗降低，DDR3可實(shí)現(xiàn)更高的工作頻率，在一定程度

12、彌補(bǔ)了延遲時(shí)間較長的缺點(diǎn)，同時(shí)還可作為顯卡的賣點(diǎn)之一，這在搭配DDR3顯存的顯卡上已有所表現(xiàn)。(3) 降低顯卡整體成本：DDR2顯存顆粒規(guī)格多為4MX32bit，搭配中高端顯卡常用的128MB顯存便需8顆。而DDR3顯存規(guī)格多為8MX32bit，單顆顆粒容量較大，4顆即可構(gòu)成128MB顯存。如此一來，顯卡PCB面積可減小，成本得以有效控制，此外，顆粒數(shù)減少后，顯存功耗也能進(jìn)一步降低。(4) 通用性好：相對于DDF變更到DDR2DDR3對DDR2的兼容性更好。由于針腳、封裝等關(guān)鍵特性不變，搭配DDR2的顯示核心和公版設(shè)計(jì)的顯卡稍加修改便能采用DDR31存，這對廠商降低成本大有好處。目前，DDR3

13、1存在新出的大多數(shù)中高端顯卡上得到了廣泛的應(yīng)用。設(shè)計(jì)規(guī)模、DDR3在DDR2基礎(chǔ)上采用的新型設(shè)計(jì):1. 8bit預(yù)取設(shè)計(jì)，而DDR2為4bit預(yù)取，這樣DRAM內(nèi)核的頻率只有接口頻率的1/8,DDR3-800的核心工作頻率只有100MHz2. 采用點(diǎn)對點(diǎn)的拓樸架構(gòu)，以減輕地址/命令與控制總線的負(fù)擔(dān)。3. 采用100nm以下的生產(chǎn)工藝，將工作電壓從1.8V降至1.5V，增加異步重置（Reset）與ZQ校準(zhǔn)功能。4. 邏輯Bank數(shù)量改變。DDR2SDRAM中有4Bank和8Bank的設(shè)計(jì)，目的就是為了應(yīng)對未來大容量芯片的需求。而DDR3很可能將從2Gb容量起步，因此起始的邏輯Bank就是8個(gè)，另

14、外還為未來的16個(gè)邏輯Bank做好了準(zhǔn)備。5. 封裝方式改變。DDR3由于新增了一些功能，所以在引腳方面會有所增加，8bit芯片采用78球FBGA封裝，16bit芯片采用96球FBGA封裝，而DDR2則有60/68/84球FBGA封裝三種規(guī)格。并且DDR3必須是綠色封裝，不能含有任何有害物質(zhì)。二、DDR3與DDR2幾個(gè)主要的不同之處：1.突發(fā)長度（BurstLength，BL）由于DDR3的預(yù)取為8bit,所以突發(fā)傳輸周期（BurstLength,BL）也固定為8,而對于DDR2和早期的DDF架構(gòu)系統(tǒng)，BL=4也是常用的，DDR3為此增加了一個(gè)4bitBurstChop（突發(fā)突變）模式，即由一

15、個(gè)BL=4的讀取操作加上一個(gè)BL=4的寫入操作來合成一個(gè)BL=8的數(shù)據(jù)突發(fā)傳輸，屆時(shí)可通過A12地址線來控制這一突發(fā)模式。而且需要指出的是，任何突發(fā)中斷操作都將在DDR3內(nèi)存中予以禁止，且不予支持，取而代之的是更靈活的突發(fā)傳輸控制（如4bit順序突發(fā)）。2. 尋址時(shí)序（Timing）就像DDR2從DDR轉(zhuǎn)變而來后延遲周期數(shù)增加一樣，DDR3的CL周期也將比DDR2有所提高。DDR2的CL范圍一般在25之間，而DDR3則在511之間，且附加延遲（AL）的設(shè)計(jì)也有所變化。DDR2時(shí)AL的范圍是04,而DDR3時(shí)AL有三種選項(xiàng)，分別是0、CL-1和CL-2。另外，DDR3還新增加了一個(gè)時(shí)序參數(shù)一一寫

16、入延遲（CWD,這一參數(shù)將根據(jù)具體的工作頻率而定。3. DDR3新增的重置（Reset）功能重置是DDR3新增的一項(xiàng)重要功能，并為此專門準(zhǔn)備了一個(gè)引腳。DRAMk界很早以前就要求增加這一功能，如今終于在DDR3±實(shí)現(xiàn)了。這一引腳將使DDR3的初始化處理變得簡單。當(dāng)Reset命令有效時(shí)，DDR3內(nèi)存將停止所有操作，并切換至最少量活動狀態(tài)，以節(jié)約電力。在Reset期間，DDR3內(nèi)存將關(guān)閉內(nèi)在的大部分功能，所有數(shù)據(jù)接收與發(fā)送器都將關(guān)閉，所有內(nèi)部的程序裝置將復(fù)位，DLL（延遲鎖相環(huán)路）與時(shí)鐘電路將停止工作，而且不理睬數(shù)據(jù)總線上的任何動靜。這樣一來，將使DDR3達(dá)到最節(jié)省電力的目的。4. DD

17、R3新增ZQ校準(zhǔn)功能ZQ也是一個(gè)新增的腳，在這個(gè)引腳上接有一個(gè)240歐姆的低公差參考電阻。這個(gè)引腳通過一個(gè)命令集，通過片上校準(zhǔn)引擎（On-DieCalibratenEngine，ODCE來自動校驗(yàn)數(shù)據(jù)輸出驅(qū)動器導(dǎo)通電阻與ODT的終結(jié)電阻值。當(dāng)系統(tǒng)發(fā)出這一指令后，將用相應(yīng)的時(shí)鐘周期（在加電與初始化之后用512個(gè)時(shí)鐘周期，在退出自刷新操作后用256個(gè)時(shí)鐘周期、在其他情況下用64個(gè)時(shí)鐘周期）對導(dǎo)通電阻和ODT電阻進(jìn)行重新校準(zhǔn)。5. 參考電壓分成兩個(gè)在DDR3系統(tǒng)中，對于內(nèi)存系統(tǒng)工作非常重要的參考電壓信號VREF將分為兩個(gè)信號，即為命令與地址信號服務(wù)的VREFCA和為數(shù)據(jù)總線服務(wù)的VREFDQ這將有效

18、地提高系統(tǒng)數(shù)據(jù)總線的信噪等級。6. 點(diǎn)對點(diǎn)連接（Point-to-Point，P2P）這是為了提高系統(tǒng)性能而進(jìn)行的重要改動，也是DDR3與DDR2的個(gè)關(guān)鍵區(qū)別。在DDR3系統(tǒng)中，一個(gè)內(nèi)存控制器只與一個(gè)內(nèi)存通道打交道，而且這個(gè)內(nèi)存通道只能有一個(gè)插槽，因此，內(nèi)存控制器與DDR3內(nèi)存模組之間是點(diǎn)對點(diǎn)（P2P）的關(guān)系（單物理Bank的模組），或者是點(diǎn)對雙點(diǎn)（Point-to-two-Point，P22P）的關(guān)系（雙物理Bank的模組），從而大大地減輕了地址/命令/控制與數(shù)據(jù)總線的負(fù)載。而在內(nèi)存模組方面，與DDR2的類別相類似，也有標(biāo)準(zhǔn)DIMM（臺式PC、SO-DIMM/Micro-DIMM（筆記本電腦

19、）、FB-DIMM2（服務(wù)器）之分，其中第二代FB-DIMM將采用規(guī)格更高的AMB2（高級內(nèi)存緩沖器）。DDR3所采用面向64位構(gòu)架的DDR3顯然在頻率和速度上擁有更多的優(yōu)勢，此外，由于的根據(jù)溫度自動自刷新、局部自刷新等其它一些功能，在功耗方面DDR3也要出色得多，因此，它可能首先受到移動設(shè)備的歡迎，就像最先迎接DDR2內(nèi)存的不是臺式機(jī)而是服務(wù)器一樣。在CPU外頻提升最迅速的PC臺式機(jī)領(lǐng)域，DDR3未來也是一片光明。目前Intel所推出的新芯片-熊湖（BearLake），其將支持DDR3規(guī)格，而AMD也預(yù)計(jì)同時(shí)在K9平臺上支持DDR2及DDR3兩種規(guī)格。DDR4DDR4內(nèi)存峰會據(jù)介紹美國JEDEC將會在不久之后啟動DDR4內(nèi)存峰會，而這也