4EDAVHDL設(shè)計(jì)初步ppt課件

1、第第 4 章章 VHDL設(shè)計(jì)初步設(shè)計(jì)初步4.1 多路選擇器的多路選擇器的VHDL描畫(huà)描畫(huà) 4.1.1 2選選1多路選擇器的多路選擇器的VHDL描畫(huà)描畫(huà) mux21a實(shí)體圖實(shí)體圖 4.1 多路選擇器的多路選擇器的VHDL描畫(huà)描畫(huà) 4.1.1 2選選1多路選擇器的多路選擇器的VHDL描畫(huà)描畫(huà) mux21a構(gòu)造體圖構(gòu)造體圖 4.1 多路選擇器的多路選擇器的VHDL描畫(huà)描畫(huà) 4.1.1 2選選1多路選擇器的多路選擇器的VHDL描畫(huà)描畫(huà) 【例【例4-1】ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT );END ENTITY

2、mux21a;ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ;END ARCHITECTURE one ; 4.1 多路選擇器的多路選擇器的VHDL描畫(huà)描畫(huà) 4.1.1 2選選1多路選擇器的多路選擇器的VHDL描畫(huà)描畫(huà) 【例【例4-2】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a;ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGINd = a A

3、ND (NOT S) ;e = b AND s ;y = d OR e ; END ARCHITECTURE one ; 4.1 多路選擇器的多路選擇器的VHDL描畫(huà)描畫(huà) 4.1.1 2選選1多路選擇器的多路選擇器的VHDL描畫(huà)描畫(huà) 【例【例4-3】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = 0 THEN y = a ; ELSE y = b ;END IF; E

4、ND PROCESS;END ARCHITECTURE one ; 4.1 多路選擇器的多路選擇器的VHDL描畫(huà)描畫(huà) 4.1.1 2選選1多路選擇器的多路選擇器的VHDL描畫(huà)描畫(huà) mux21a功能時(shí)序波形圖功能時(shí)序波形圖 4.1 多路選擇器的多路選擇器的VHDL描畫(huà)描畫(huà) 4.1.2 相關(guān)語(yǔ)句構(gòu)造和語(yǔ)法闡明相關(guān)語(yǔ)句構(gòu)造和語(yǔ)法闡明 【例【例4-4】ENTITY e_name IS PORT ( p_name : port_m data_type; . p_namei : port_mi data_type );END ENTITY e_name; 1. 實(shí)體表達(dá)實(shí)體表達(dá) 2. 實(shí)體名實(shí)體名 3.

5、端口語(yǔ)句和端口信號(hào)名端口語(yǔ)句和端口信號(hào)名 4.1 多路選擇器的多路選擇器的VHDL描畫(huà)描畫(huà) 4.1.2 相關(guān)語(yǔ)句構(gòu)造和語(yǔ)法闡明相關(guān)語(yǔ)句構(gòu)造和語(yǔ)法闡明 4. 端口方式端口方式 輸入端口，定義的通道為單向只讀方式輸入端口，定義的通道為單向只讀方式 輸出端口，定義的通道為單向輸出方式輸出端口，定義的通道為單向輸出方式 定義的通道確定為輸入輸出雙向端口定義的通道確定為輸入輸出雙向端口 緩沖端口，其功能與緩沖端口，其功能與INOUT類(lèi)似類(lèi)似 4.1 多路選擇器的多路選擇器的VHDL描畫(huà)描畫(huà) 4.1.2 相關(guān)語(yǔ)句構(gòu)造和語(yǔ)法闡明相關(guān)語(yǔ)句構(gòu)造和語(yǔ)法闡明 5. 數(shù)據(jù)類(lèi)型數(shù)據(jù)類(lèi)型 6. 構(gòu)造體表達(dá)構(gòu)造體表達(dá) 【例

6、【例4-5】ARCHITECTURE arch_name OF e_name IS 闡明語(yǔ)句闡明語(yǔ)句BEGIN (功能描畫(huà)語(yǔ)句功能描畫(huà)語(yǔ)句)END ARCHITECTURE arch_name ； 4.1 多路選擇器的多路選擇器的VHDL描畫(huà)描畫(huà) 4.1.2 相關(guān)語(yǔ)句構(gòu)造和語(yǔ)法闡明相關(guān)語(yǔ)句構(gòu)造和語(yǔ)法闡明 7. 賦值符號(hào)和數(shù)據(jù)比較符號(hào)賦值符號(hào)和數(shù)據(jù)比較符號(hào) 賦值符賦值符 “= 表式中的等號(hào)表式中的等號(hào)“= =沒(méi)有賦值的含義，只是一種數(shù)據(jù)比較符號(hào)。沒(méi)有賦值的含義，只是一種數(shù)據(jù)比較符號(hào)。 IF a THEN . - 留意，留意，a的數(shù)據(jù)類(lèi)型必需是的數(shù)據(jù)類(lèi)型必需是boolean IF (s1=0)AN

7、D(s2=1)OR(cb+1) THEN . 4.1 多路選擇器的多路選擇器的VHDL描畫(huà)描畫(huà) 4.1.2 相關(guān)語(yǔ)句構(gòu)造和語(yǔ)法闡明相關(guān)語(yǔ)句構(gòu)造和語(yǔ)法闡明 8. 邏輯操作符邏輯操作符 AND、OR、NOT 9. 條件語(yǔ)句條件語(yǔ)句 IF_THEN_ELSE IF語(yǔ)句必需以語(yǔ)句語(yǔ)句必需以語(yǔ)句 “END IF；終了；終了 4.1 多路選擇器的多路選擇器的VHDL描畫(huà)描畫(huà) 4.1.2 相關(guān)語(yǔ)句構(gòu)造和語(yǔ)法闡明相關(guān)語(yǔ)句構(gòu)造和語(yǔ)法闡明 10. WHEN_ELSE條件信號(hào)賦值語(yǔ)句條件信號(hào)賦值語(yǔ)句 賦值目的賦值目的 = 表達(dá)式表達(dá)式 WHEN 賦值條件賦值條件 ELSE 表達(dá)式表達(dá)式 WHEN 賦值條件賦值條件

8、ELSE . 表達(dá)式表達(dá)式 ； z = a WHEN p1 = 1 ELSE b WHEN p2 = 1 ELSE c ; 4.1 多路選擇器的多路選擇器的VHDL描畫(huà)描畫(huà) 4.1.2 相關(guān)語(yǔ)句構(gòu)造和語(yǔ)法闡明相關(guān)語(yǔ)句構(gòu)造和語(yǔ)法闡明 11. 進(jìn)程語(yǔ)句和順序語(yǔ)句進(jìn)程語(yǔ)句和順序語(yǔ)句 在一個(gè)構(gòu)造體中可以包含恣意個(gè)進(jìn)程語(yǔ)句構(gòu)造，一切的進(jìn)程語(yǔ)在一個(gè)構(gòu)造體中可以包含恣意個(gè)進(jìn)程語(yǔ)句構(gòu)造，一切的進(jìn)程語(yǔ)句都是并行語(yǔ)句，而由任一進(jìn)程句都是并行語(yǔ)句，而由任一進(jìn)程PROCESS引導(dǎo)的語(yǔ)句包含在其引導(dǎo)的語(yǔ)句包含在其中的語(yǔ)句構(gòu)造屬于順序語(yǔ)句。中的語(yǔ)句構(gòu)造屬于順序語(yǔ)句。 12. 文件取名和存盤(pán)文件取名和存盤(pán) 4.2 存放器描

9、畫(huà)及其存放器描畫(huà)及其VHDL言語(yǔ)景象言語(yǔ)景象 4.2.1 D觸發(fā)器的觸發(fā)器的VHDL描畫(huà)描畫(huà) 【例【例4-6】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; -類(lèi)似于在芯片內(nèi)部定義一個(gè)數(shù)據(jù)的暫存節(jié)點(diǎn)類(lèi)似于在芯片內(nèi)部定義一個(gè)數(shù)據(jù)的暫存節(jié)點(diǎn) BEGIN PROCESS (CLK,Q1

10、) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = D ; END IF; END PROCESS ;Q = Q1 ; -將內(nèi)部的暫存數(shù)據(jù)向端口輸出雙橫線將內(nèi)部的暫存數(shù)據(jù)向端口輸出雙橫線-是注釋符號(hào)是注釋符號(hào) END bhv; D觸發(fā)器圖觸發(fā)器圖4.2 存放器描畫(huà)及其存放器描畫(huà)及其VHDL言語(yǔ)景象言語(yǔ)景象 4.2.2 VHDL描畫(huà)的言語(yǔ)景象闡明描畫(huà)的言語(yǔ)景象闡明 1. 規(guī)范邏輯位數(shù)據(jù)類(lèi)型規(guī)范邏輯位數(shù)據(jù)類(lèi)型STD_LOGIC BIT數(shù)據(jù)類(lèi)型定義：數(shù)據(jù)類(lèi)型定義： TYPE BIT IS(0,1); -只需兩種取值只需兩種取值 STD_LOGIC數(shù)據(jù)類(lèi)型定義：數(shù)據(jù)類(lèi)型

11、定義： TYPE STD_LOGIC IS (U,X,0,1,Z,W,L,H,-); 4.2 存放器描畫(huà)及其存放器描畫(huà)及其VHDL言語(yǔ)景象言語(yǔ)景象 4.2.2 VHDL描畫(huà)的言語(yǔ)景象闡明描畫(huà)的言語(yǔ)景象闡明 2. 設(shè)計(jì)庫(kù)和規(guī)范程序包設(shè)計(jì)庫(kù)和規(guī)范程序包 LIBRARY WORK ;LIBRARY STD ; USE STD.STANDARD.ALL ; 運(yùn)用庫(kù)和程序包的普通定義表式是：運(yùn)用庫(kù)和程序包的普通定義表式是：LIBRARY ;USE .ALL ; 4.2 存放器描畫(huà)及其存放器描畫(huà)及其VHDL言語(yǔ)景象言語(yǔ)景象 4.2.2 VHDL描畫(huà)的言語(yǔ)景象闡明描畫(huà)的言語(yǔ)景象闡明 3. 信號(hào)定義和數(shù)據(jù)對(duì)象

12、信號(hào)定義和數(shù)據(jù)對(duì)象 “CLKEVENT AND CLK=1 “SIGNAL Q1：STD_LOGIC； 4. 上升沿檢測(cè)表式和信號(hào)屬性函數(shù)上升沿檢測(cè)表式和信號(hào)屬性函數(shù)EVENT EVENT 5. 不完好條件語(yǔ)句與時(shí)序電路不完好條件語(yǔ)句與時(shí)序電路 【例【例4-7】ENTITY COMP_BAD IS PORT( a1，b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_BAD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 b1 THEN q1 = 1 ;ELSIF a1 b1 THEN q1 b1 T

13、HEN q1 = 1 ; ELSE q1 = 0 ; END IF; . 4.2.3 實(shí)現(xiàn)時(shí)序電路的實(shí)現(xiàn)時(shí)序電路的VHDL不同表述不同表述 4.2 存放器描畫(huà)及其存放器描畫(huà)及其VHDL言語(yǔ)景象言語(yǔ)景象 【例【例4-9】.PROCESS (CLK) BEGINIF CLKEVENT AND (CLK=1) AND (CLKLAST_VALUE=0) THEN Q = D ; -確保確保CLK的變化是一次上升沿的跳變的變化是一次上升沿的跳變 END IF; END PROCESS ; 4.2.3 實(shí)現(xiàn)時(shí)序電路的實(shí)現(xiàn)時(shí)序電路的VHDL不同表述不同表述 4.2 存放器描畫(huà)及其存放器描畫(huà)及其VHDL言語(yǔ)

14、景象言語(yǔ)景象 【例【例4-10】.PROCESS (CLK) BEGINIF CLK=1 AND CLKLAST_VALUE=0 -同例同例3-9 THEN Q = D ; END IF; END PROCESS ; 【例【例4-11】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DFF3 IS PORT (CLK，D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF3 IS SIGNAL Q1 : STD_LOGIC; BEGIN PROCESS (CL

15、K) BEGIN IF rising_edge(CLK) - 必需翻開(kāi)必需翻開(kāi)STD_LOGIC_1164程序包程序包 THEN Q1 = D ; END IF; END PROCESS ; Q = Q1 ; -在此，賦值語(yǔ)句可以放在進(jìn)程外，作為并行賦值語(yǔ)句在此，賦值語(yǔ)句可以放在進(jìn)程外，作為并行賦值語(yǔ)句 END ; 4.2.3 實(shí)現(xiàn)時(shí)序電路的實(shí)現(xiàn)時(shí)序電路的VHDL不同表述不同表述 4.2 存放器描畫(huà)及其存放器描畫(huà)及其VHDL言語(yǔ)景象言語(yǔ)景象 【例【例4-12】.PROCESS BEGIN wait until CLK = 1 ; -利用利用wait語(yǔ)句語(yǔ)句 Q = D ;END PROCESS

16、; 4.2.3 實(shí)現(xiàn)時(shí)序電路的實(shí)現(xiàn)時(shí)序電路的VHDL不同表述不同表述 【例【例4-13】.PROCESS (CLK) BEGIN IF CLK = 1 THEN Q = D ; -利用進(jìn)程的啟動(dòng)特性產(chǎn)生對(duì)利用進(jìn)程的啟動(dòng)特性產(chǎn)生對(duì)CLK的邊沿檢測(cè)的邊沿檢測(cè) END IF; END PROCESS ; 例例4-134-13的時(shí)序波形圖的時(shí)序波形圖 4.2.3 實(shí)現(xiàn)時(shí)序電路的實(shí)現(xiàn)時(shí)序電路的VHDL不同表述不同表述 【例【例4-14】.PROCESS (CLK，D) BEGIN IF CLK = 1 -電平觸發(fā)型存放器電平觸發(fā)型存放器 THEN Q = D ; END IF; END PROCESS

17、; 例例4-144-14的時(shí)序波形圖的時(shí)序波形圖 4.2.4 異步時(shí)序電路設(shè)計(jì)異步時(shí)序電路設(shè)計(jì) 【例【例4-15】 . ARCHITECTURE bhv OF MULTI_DFF IS SIGNAL Q1,Q2 : STD_LOGIC; BEGINPRO1: PROCESS (CLK) BEGIN IF CLKEVENT AND CLK=1 THEN Q1 = NOT (Q2 OR A); END IF; END PROCESS ;PRO2: PROCESS (Q1) BEGIN IF Q1EVENT AND Q1=1 THEN Q2 = D; END IF; END PROCESS ; =

18、Q2 ; . 例例4-15綜合后的電路圖綜合后的電路圖Synplify綜合綜合 4.2.4 異步時(shí)序電路設(shè)計(jì)異步時(shí)序電路設(shè)計(jì) 4.2 存放器描畫(huà)及其存放器描畫(huà)及其VHDL言語(yǔ)景象言語(yǔ)景象 半加器半加器h_adderh_adder電路圖及其真值表電路圖及其真值表 4.3.1 半加器描畫(huà)半加器描畫(huà) 4.3 1位二進(jìn)制全加器的位二進(jìn)制全加器的VHDL描畫(huà)描畫(huà) I113coasob1001010110001100cosobanotxnor2and2全加器全加器f_adderf_adder電路圖及其實(shí)體模塊圖電路圖及其實(shí)體模塊圖 4.3.1 半加器描畫(huà)半加器描畫(huà) 4.3 1位二進(jìn)制全加器的位二進(jìn)制全加器

19、的VHDL描畫(huà)描畫(huà) I113aincoutcoutainbinsumcinbinsumcinf_adderor2afedu3u2u1baccosoBcosoBh_adderAh_adderA4.3.1 半加器描畫(huà)半加器描畫(huà) 4.3 1位二進(jìn)制全加器的位二進(jìn)制全加器的VHDL描畫(huà)描畫(huà) 【例【例4-16】LIBRARY IEEE; -半加器描畫(huà)半加器描畫(huà)(1)：布爾方程描畫(huà)方法：布爾方程描畫(huà)方法USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END

20、ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is BEGIN so = NOT(a XOR (NOT b) ; co = a AND b ; END ARCHITECTURE fh1; 【例【例4-17】LIBRARY IEEE; -半加器描畫(huà)半加器描畫(huà)(2)：真值表描畫(huà)方法：真值表描畫(huà)方法USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE

21、fh1 OF h_adder is SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ; -定義規(guī)范邏輯位矢量數(shù)據(jù)類(lèi)定義規(guī)范邏輯位矢量數(shù)據(jù)類(lèi)型型BEGIN abc so=0; co so=1; co so=1; co so=0; co NULL ; END CASE; END PROCESS; END ARCHITECTURE fh1 ; 4.3.1 半加器描畫(huà)半加器描畫(huà) 4.3 1位二進(jìn)制全加器的位二進(jìn)制全加器的VHDL描畫(huà)描畫(huà) 【例【例4-18】 LIBRARY IEEE ; -或門(mén)邏輯描畫(huà)或門(mén)邏輯描畫(huà) USE IEEE.STD_LOGIC_1164.AL

22、L; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a； ARCHITECTURE one OF or2a IS BEGIN c ain，b=bin，co=d，so=e);-例化語(yǔ)句例化語(yǔ)句 u2 : h_adder PORT MAP(a=e， b=cin， co=f，so=sum); u3 : or2a PORT MAP(a=d， b=f， c=cout); END ARCHITECTURE fd1; 4.3.2 CASE語(yǔ)句語(yǔ)句 4.3 1位二進(jìn)制全加器的位二進(jìn)制全加器的VHDL描畫(huà)描

23、畫(huà) 1. CASE語(yǔ)句語(yǔ)句 CASE ISWhen = ; . ; ；When = ; . ; ；.WHEN OTHERS = ;END CASE ； 4.3.2 CASE語(yǔ)句語(yǔ)句 4.3 1位二進(jìn)制全加器的位二進(jìn)制全加器的VHDL描畫(huà)描畫(huà) 2. 規(guī)范邏輯矢量數(shù)據(jù)類(lèi)型規(guī)范邏輯矢量數(shù)據(jù)類(lèi)型 STD_LOGIC_VECTOR STD_LOGIC 在運(yùn)用在運(yùn)用STD_LOGIC_VECTOR中，必需注明其數(shù)組寬度，即位寬，如：中，必需注明其數(shù)組寬度，即位寬，如： B : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ； 或或 SIGNAL A ：STD_LOGIC_VECTOR(

24、1 TO 4) B = 01100010 ; - B(7)為為 0 B(4 DOWNTO 1) = 1101 ; - B(4)為為 1 B(7 DOWNTO 4) = A ; - B(6)等于等于 A(2) 4.3.2 CASE語(yǔ)句語(yǔ)句 4.3 1位二進(jìn)制全加器的位二進(jìn)制全加器的VHDL描畫(huà)描畫(huà) 3. 并置操作符并置操作符 SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ;SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ;.a 銜接端口名銜接端口名,.); 4.4 計(jì)數(shù)器設(shè)計(jì)計(jì)數(shù)器設(shè)計(jì) 【例【例4-20】ENTITY CNT4

25、 IS PORT ( CLK : IN BIT ; Q : BUFFER INTEGER RANGE 15 DOWNTO 0 ) ; END ; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = Q + 1 ; END IF; END PROCESS ;END bhv; 4.4 計(jì)數(shù)器設(shè)計(jì)計(jì)數(shù)器設(shè)計(jì) 4.4.1 4位二進(jìn)制加法計(jì)數(shù)器設(shè)計(jì)位二進(jìn)制加法計(jì)數(shù)器設(shè)計(jì) 表達(dá)式Q = Q + 1的右項(xiàng)與左項(xiàng)并非處于一樣的時(shí)辰內(nèi)，對(duì)于時(shí)序電路，除了傳輸延時(shí)外，前者的結(jié)果出現(xiàn)于當(dāng)前時(shí)鐘周

26、期；后者，即左項(xiàng)要獲得當(dāng)前的Q + 1，需等待下一個(gè)時(shí)鐘周期。 外表上，BUFFER具有雙向端口INOUT的功能，但實(shí)踐上其輸入功能是不完好的，它只能將本人輸出的信號(hào)再反響回來(lái)，并不含有IN的功能。 4.4 計(jì)數(shù)器設(shè)計(jì)計(jì)數(shù)器設(shè)計(jì) 4.4.2 整數(shù)類(lèi)型整數(shù)類(lèi)型 Q : BUFFER INTEGER RANGE 15 DOWNTO 0; Q : BUFFER NATURAL RANGE 15 DOWNTO 0； 4.4.3 計(jì)數(shù)器設(shè)計(jì)的其他表述方法計(jì)數(shù)器設(shè)計(jì)的其他表述方法 【例【例4-21】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE

27、.STD_LOGIC_UNSIGNED.ALL ; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; END ; ARCHITECTURE bhv OF CNT4 ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = Q1 + 1 ; END IF; END PROCESS ; Q 0) ; -計(jì)數(shù)計(jì)數(shù) 器異步復(fù)位器異步復(fù)位

28、ELSIF CLKEVENT AND CLK=1 THEN -檢測(cè)時(shí)鐘上升沿檢測(cè)時(shí)鐘上升沿 接下頁(yè)接下頁(yè) 4.5 普通加法計(jì)數(shù)器設(shè)計(jì)普通加法計(jì)數(shù)器設(shè)計(jì) IF EN = 1 THEN -檢測(cè)能否允許計(jì)數(shù)同步使能檢測(cè)能否允許計(jì)數(shù)同步使能 IF CQI 0); -大于大于9， 計(jì)數(shù)值清零計(jì)數(shù)值清零 END IF; END IF; END IF; IF CQI = 9 THEN COUT = 1; -計(jì)數(shù)大于計(jì)數(shù)大于9，輸出進(jìn)位信號(hào)，輸出進(jìn)位信號(hào) ELSE COUT = 0; END IF; CQ X) SIGNAL d1 : STD_LOGIC_VECTOR(4 DOWNTO 0); VARIABL

29、E a1 : STD_LOGIC_VECTOR(15 DOWNTO 0); . d1 0)； a1 := (OTHERS=0) ； d1 e(3),3=e(5), OTHERS=e(1) ); f = e(1) & e(5) & e(1) & e(3) & e(1) ; 4.5 普通加法計(jì)數(shù)器設(shè)計(jì)普通加法計(jì)數(shù)器設(shè)計(jì) 4.5.2 程序分析程序分析 例例4-224-22的的RTLRTL電路圖電路圖SynplifySynplify綜合綜合 4.5 普通加法計(jì)數(shù)器設(shè)計(jì)普通加法計(jì)數(shù)器設(shè)計(jì) 4.5.2 程序分析程序分析 例例4-224-22的任務(wù)時(shí)序圖的任務(wù)時(shí)序圖 1.0s

30、 1.5s 2.0s 2.5s 3.0s 3.5s 4.5.3 含并行置位的移位存放器設(shè)計(jì)含并行置位的移位存放器設(shè)計(jì) 【例【例4-23】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SHFRT IS - 8位右移存放器位右移存放器 PORT ( CLK，LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); QB : OUT STD_LOGIC );END SHFRT;ARCHITECTURE behav OF SHFRT IS BEGIN PROCESS (CLK, LOAD)

31、VARIABLE REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLKEVENT AND CLK = 1 THEN IF LOAD = 1 THEN REG8 := DIN; -由由LOAD=1裝載新數(shù)據(jù)裝載新數(shù)據(jù) ELSE REG8(6 DOWNTO 0) := REG8(7 DOWNTO 1); END IF; END IF; QB = REG8(0); - 輸出最低位輸出最低位 END PROCESS; END behav; 4.5 普通加法計(jì)數(shù)器設(shè)計(jì)普通加法計(jì)數(shù)器設(shè)計(jì) 4.5.3 含并行置位的移位存放器設(shè)計(jì)含并行置位的移位存放器設(shè)計(jì) 例例4-234-23的任務(wù)時(shí)序圖的任務(wù)時(shí)序圖 1.0s 1.5s 2.0s 2.5s 3.0s 3.5s 4.0s 4.5s 習(xí) 題 4-1. 畫(huà)出與下例實(shí)體描畫(huà)對(duì)應(yīng)的原理圖符號(hào)元件：畫(huà)出與下例實(shí)體描畫(huà)對(duì)應(yīng)的原理圖符號(hào)元件：ENTITY buf3s IS - 實(shí)體實(shí)體1： 三態(tài)緩沖器三態(tài)緩沖器 PORT (input : IN STD_LOGIC ; - 輸入端輸入端 enable : IN STD_LOGIC ; - 使能端使能端 output : OUT STD_LOGIC ) ; - 輸出端輸出端END buf3x ;ENTITY mux21 IS -實(shí)體實(shí)體2： 2選選1多路選擇器多路