數(shù)字鎖相環(huán)設(shè)計(jì)

1、全數(shù)字鎖相環(huán)的設(shè)計(jì)鎖相環(huán)(PLL)技術(shù)在眾多領(lǐng)域得到了廣泛的應(yīng)用。如信號處理，調(diào)制解調(diào)，時(shí)鐘同步，倍頻，頻率綜合等都應(yīng)用到了鎖相環(huán)技術(shù)。傳統(tǒng)的鎖相環(huán)由模擬電路實(shí)現(xiàn)，而全數(shù)字鎖相環(huán)(DPLL)與傳統(tǒng)的模擬電路實(shí)現(xiàn)的PLL相比，具有精度高且不受溫度和電壓影響，環(huán)路帶寬和中心頻率編程可調(diào)，易于構(gòu)建高階鎖相環(huán)等優(yōu)點(diǎn)，并且應(yīng)用在數(shù)字系統(tǒng)中時(shí)，不需A/D及D/A轉(zhuǎn)換。隨著通訊技術(shù)、集成電路技術(shù)的飛速發(fā)展和系統(tǒng)芯片(SoC)的深入研究，DPLL必然會(huì)在其中得到更為廣泛的應(yīng)用。 這里介紹一種采用VERILOG硬件描述語言設(shè)計(jì)DPLL的方案。 DPLL結(jié)構(gòu)及工作原理一階DPLL的基本結(jié)構(gòu)如圖1所示。主要由鑒相器

2、、K變?？赡嬗?jì)數(shù)器、脈沖加減電路和除N計(jì)數(shù)器四部分構(gòu)成。K變模計(jì)數(shù)器和脈沖加減電路的時(shí)鐘分別為Mfc和2Nfc。這里fc是環(huán)路中心頻率，一般情況下M和N都是2的整數(shù)冪。本設(shè)計(jì)中兩個(gè)時(shí)鐘使用相同的系統(tǒng)時(shí)鐘信號。圖1 數(shù)字鎖相環(huán)基本結(jié)構(gòu)圖鑒相器常用的鑒相器有兩種類型：異或門(XOR)鑒相器和邊沿控制鑒相器(ECPD)，本設(shè)計(jì)中采用異或門(XOR)鑒相器。異或門鑒相器比較輸入信號Fin相位和輸出信號Fout相位之間的相位差e=in-out，并輸出誤差信號Se作為K變模可逆計(jì)數(shù)器的計(jì)數(shù)方向信號。環(huán)路鎖定時(shí)，Se為一占空比50%的方波，此時(shí)的絕對相為差為90。因此異或門鑒相器相位差極限為90。異或門鑒相

3、器工作波形如圖2所示。圖2 異或門鑒相器在環(huán)路鎖定及極限相位差下的波形K變?？赡嬗?jì)數(shù)器K變?？赡嬗?jì)數(shù)器消除了鑒相器輸出的相位差信號Se中的高頻成分，保證環(huán)路的性能穩(wěn)定。K變?？赡嬗?jì)數(shù)器根據(jù)相差信號Se來進(jìn)行加減運(yùn)算。當(dāng)Se為低電平時(shí)，計(jì)數(shù)器進(jìn)行加運(yùn)算，如果相加的結(jié)果達(dá)到預(yù)設(shè)的模值，則輸出一個(gè)進(jìn)位脈沖信號CARRY給脈沖加減電路；當(dāng)Se為高電平時(shí)，計(jì)數(shù)器進(jìn)行減運(yùn)算，如果結(jié)果為零，則輸出一個(gè)借位脈沖信號BORROW給脈沖加減電路。脈沖加減電路脈沖加減電路實(shí)現(xiàn)了對輸入信號頻率和相位的跟蹤和調(diào)整，最終使輸出信號鎖定在輸入信號的頻率和信號上，工作波形如圖3所示。圖3 脈沖加減電路工作波形除N計(jì)數(shù)器除N計(jì)

4、數(shù)器對脈沖加減電路的輸出IDOUT再進(jìn)行N分頻，得到整個(gè)環(huán)路的輸出信號Fout。同時(shí)，因?yàn)閒c=IDCLOCK/2N，因此通過改變分頻值N可以得到不同的環(huán)路中心頻率fc。DPLL部件的設(shè)計(jì)實(shí)現(xiàn)了解了DPLL的工作原理，我們就可以據(jù)此對DPLL的各部件進(jìn)行設(shè)計(jì)。DPLL的四個(gè)主要部件中，異或門鑒相器和除N計(jì)數(shù)器的設(shè)計(jì)比較簡單：異或門鑒相器就是一個(gè)異或門；除N計(jì)數(shù)器則是一個(gè)簡單的N分頻器。下面主要介紹K變?？赡嬗?jì)數(shù)器和脈沖加減電路的設(shè)計(jì)實(shí)現(xiàn)。K變模可逆計(jì)數(shù)器的設(shè)計(jì)實(shí)現(xiàn)K變模可逆計(jì)數(shù)器模塊中使用了一個(gè)可逆計(jì)數(shù)器Count，當(dāng)鑒相器的輸出信號dnup為低時(shí)，進(jìn)行加法運(yùn)算，達(dá)到預(yù)設(shè)模值則輸出進(jìn)位脈沖CA

5、RRY；為高時(shí)，進(jìn)行減法運(yùn)算，為零時(shí)，輸出借位脈沖BORROW。Count的模值Ktop由輸入信號Kmode預(yù)設(shè)，一般為2的整數(shù)冪，這里模值的變化范圍是23-29。模值的大小決定了DPLL的跟蹤步長，模值越大，跟蹤步長越小，鎖定時(shí)的相位誤差越小，但捕獲時(shí)間越長；模值越小，跟蹤步長越大，鎖定時(shí)的相位誤差越大，但捕獲時(shí)間越短。K變?？赡嬗?jì)數(shù)器的VERILOG設(shè)計(jì)代碼如下(其中作了部分注釋，用斜體表示)： module KCounter(Kclock，reset，dnup，enable， Kmode，carry，borrow);input Kclock; /*系統(tǒng)時(shí)鐘信號*/input reset;

6、 /*全局復(fù)位信號*/input dnup; /*鑒相器輸出的加減控制信號*/input enable; /*可逆計(jì)數(shù)器計(jì)數(shù)允許信號*/input 2:0Kmode; /*計(jì)數(shù)器模值設(shè)置信號*/output carry; /*進(jìn)位脈沖輸出信號*/output borrow; /*借位脈沖輸出信號*/reg 8:0Count; /*可逆計(jì)數(shù)器*/reg 8:0Ktop; /*預(yù)設(shè)模值寄存器*/*根據(jù)計(jì)數(shù)器模值設(shè)置信號Kmode來設(shè)置預(yù)設(shè)模值寄存器的值*/always (Kmode)begincase(Kmode)3b001:Ktop=7;3b010:Ktop=15;3b011:Ktop=31;3

7、b100:Ktop=63;3b101:Ktop=127;3b110:Ktop=255;3b111:Ktop=511;default:Ktop=15;endcaseend /*根據(jù)鑒相器輸出的加減控制信號dnup進(jìn)行可逆計(jì)數(shù)器的加減運(yùn)算*/always (posedge Kclock or posedge reset)beginif(reset)Count=0; else if(enable)beginif(!dnup)beginif(Count=Ktop)Count=0;elseCount=Count+1;end elsebeginif(Count=0)Count=Ktop;elseCount

8、=Count-1;endendend /*輸出進(jìn)位脈沖carry和借位脈沖borrow*/assign carry=enable&(!dnup) &(Count=Ktop);assign borrow=enable&dnup& (Count=0);endmodule 脈沖加減電路的設(shè)計(jì)實(shí)現(xiàn)脈沖加減電路完成環(huán)路的頻率和相位調(diào)整，可以稱之為數(shù)控振蕩器。當(dāng)沒有進(jìn)位/借位脈沖信號時(shí)，它把外部參考時(shí)鐘進(jìn)行二分頻；當(dāng)有進(jìn)位脈沖信號CARRY時(shí)，則在輸出的二分頻信號中插入半個(gè)脈沖，以提高輸出信號的頻率；當(dāng)有借位脈沖信號BORROW時(shí)，則在輸出的二分頻信號中減去半個(gè)脈沖，以降低輸出信號的頻率。VERILOG設(shè)

9、計(jì)代碼如下：module IDCounter(IDclock，reset，inc，dec，IDout);input IDclock; /*系統(tǒng)時(shí)鐘信號*/input reset; /*全局復(fù)位信號*/input inc; /*脈沖加入信號*/input dec; /*脈沖扣除信號*/output IDout; /*調(diào)整后的輸出信號*/wire Q1, Qn1, Q2, Qn2, Q3, Qn3;wire Q4, Qn4, Q5, Qn5, Q6, Qn6;wire Q7, Qn7, Q8, Qn8, Q9, Qn9;wire D7, D8; FFD FFD1(IDclock, reset, i

10、nc, Q1, Qn1);FFD FFD2(IDclock, reset, dec, Q2, Qn2); FFD FFD3(IDclock, reset, Q1, Q3, Qn3);FFD FFD4(IDclock, reset, Q2, Q4, Qn4); FFD FFD5(IDclock, reset, Q3, Q5,Qn5);FFD FFD6(IDclock, reset, Q4, Q6,Qn6);assign D7=(Q9 & Qn1 & Q3) | (Q9 & Q5 & Qn3);assign D8=(Qn9 & Qn2 & Q4) | (Qn9 & Q6 & Qn4);FFD FF

11、D7(IDclock, reset, D7, Q7, Qn7 );FFD FFD8(IDclock, reset, D8, Q8, Qn8);JK FFJK(IDclock, reset, Qn7, Qn8, Q9, Qn9);assign IDout = (!Idclock)|Q9;endmodule其中，F(xiàn)FD為D觸發(fā)器，JK為JK觸發(fā)器。當(dāng)環(huán)路的四個(gè)主要部件全部設(shè)計(jì)完畢，我們就可以將他們連接成為一個(gè)完整的DPLL，進(jìn)行仿真、綜合、驗(yàn)證功能的正確性。DPLL的FPGA實(shí)現(xiàn)本設(shè)計(jì)中的一階DPLL使用XILINX公司的FOUNDATION4.1軟件進(jìn)行設(shè)計(jì)綜合，采用XILINX的SPARTAN

12、2系列的XC2S15 FPGA器件實(shí)現(xiàn)，并使用Modelsim5.5d軟件進(jìn)行了仿真。結(jié)果表明：本設(shè)計(jì)中DPLL時(shí)鐘可達(dá)到120MHz，性能較高；而僅使用了87個(gè)LUT和26個(gè)觸發(fā)器，占用資源很少。下面給出詳細(xì)描述DPLL的工作過程。(1) 當(dāng)環(huán)路失鎖時(shí)，異或門鑒相器比較輸入信號(DATAIN)和輸出信號(CLOCKOUT)之間的相位差異，并產(chǎn)生K變?？赡嬗?jì)數(shù)器的計(jì)數(shù)方向控制信號(DNUP)；(2) K變模可逆計(jì)數(shù)器根據(jù)計(jì)數(shù)方向控制信號(DNUP)調(diào)整計(jì)數(shù)值，DNUP為高進(jìn)行減計(jì)數(shù)，并當(dāng)計(jì)數(shù)值到達(dá)0時(shí)，輸出借位脈沖信號(BORROW)；為低進(jìn)行加計(jì)數(shù)，并當(dāng)計(jì)數(shù)值達(dá)到預(yù)設(shè)的K模值時(shí)，輸出進(jìn)位脈沖

13、信號(CARRY)；(3) 脈沖加減電路則根據(jù)進(jìn)位脈沖信號(CARRY)和借位脈沖信號(BORROW)在電路輸出信號(IDOUT)中進(jìn)行脈沖的增加和扣除操作，來調(diào)整輸出信號的頻率；(4) 重復(fù)上面的調(diào)整過程，當(dāng)環(huán)路進(jìn)入鎖定狀態(tài)時(shí)，異或門鑒相器的輸出DNUP為一占空比50%的方波，而K變?？赡嬗?jì)數(shù)器則周期性地產(chǎn)生進(jìn)位脈沖輸出CARRY和借位脈沖輸出BORROW，導(dǎo)致脈沖加減電路的輸出IDOUT周期性的加入和扣除半個(gè)脈沖。有關(guān)一階DPLL的一些討論“波紋”(Ripple)消除在DPLL工作過程中，環(huán)路鎖定時(shí)，異或門鑒相器的輸出DNUP是一個(gè)占空比50%的方波。因?yàn)樵贒PLL的基本結(jié)構(gòu)中，K變模可逆

14、計(jì)數(shù)器始終起作用。因此當(dāng)環(huán)路鎖定后，如果模數(shù)K取值較小，K變?？赡嬗?jì)數(shù)器會(huì)頻繁地周期性輸出進(jìn)位脈沖信號CARRY和借位脈沖信號BORROW，從而在脈沖加減電路中產(chǎn)生周期性的脈沖加入和扣除動(dòng)作，這樣就在脈沖加減電路的輸出信號IDOUT中產(chǎn)生了周期性的誤差，稱為“波紋”；如果模數(shù)K取值足夠大對于異或門鑒相器，K應(yīng)大于M/4；對于邊沿控制鑒相器，K應(yīng)大于M/2，則這種“波紋”誤差通過除N計(jì)數(shù)器后，可以減少到N個(gè)周期出現(xiàn)一次，也就是說K變?？赡嬗?jì)數(shù)器的進(jìn)位脈沖信號CARRY和借位脈沖信號BORROW的周期是N個(gè)參考時(shí)鐘周期。為了消除“波紋”誤差，可以為K變?？赡嬗?jì)數(shù)器產(chǎn)生一個(gè)計(jì)數(shù)允許信號ENABLE，

15、環(huán)路失鎖時(shí)，此信號有效，允許計(jì)數(shù)；環(huán)路鎖定時(shí)，此信號無效，禁止計(jì)數(shù)，則不會(huì)產(chǎn)生周期性的進(jìn)位和借位脈沖信號?！安y”消除電路消除“波紋”誤差的同時(shí)，也減小了DPLL的鎖定范圍，環(huán)路的相位極限誤差(異或門鑒相器為90；ECPD為180)減小為原來的1/(1+1/2K)，鑒相增益也減小到原來的1/2。使用DPLL進(jìn)行FSK解調(diào)一個(gè)帶有邊沿控制鑒相器ECPD的DPLL再加上一個(gè)D觸發(fā)器，就可以構(gòu)成一個(gè)FSK解調(diào)器，如圖4所示。圖4 FSK解調(diào)假設(shè)有一個(gè)輸入信號Fin，它的頻率在F1和F2之間變化，DPLL的中心頻率為Fc，并且F1FCF2。如果輸入信號頻率為F1，則ECPD會(huì)產(chǎn)生一個(gè)負(fù)的相位誤差(FIN落后于FOUT),則D觸發(fā)器的輸出始終為“1”；如果輸入信號頻率為F2，ECPD產(chǎn)生一個(gè)