VerilogHDL硬件描述-4

1、1西安理工大學(xué)電子工程西安理工大學(xué)電子工程系系2 （格雷碼） gray計(jì)數(shù)器實(shí)現(xiàn)以下轉(zhuǎn)換邏輯的二進(jìn)制計(jì)數(shù)器：計(jì)數(shù)器實(shí)現(xiàn)以下轉(zhuǎn)換邏輯的二進(jìn)制計(jì)數(shù)器： 1） gray碼第一位（最左邊的位）與其二進(jìn)制碼第一碼第一位（最左邊的位）與其二進(jìn)制碼第一位相同；位相同； 2) gray碼第二位是其二進(jìn)制碼第一位和第二位相異或碼第二位是其二進(jìn)制碼第一位和第二位相異或的結(jié)果，依此類的結(jié)果，依此類 推；也就是說(shuō)，二進(jìn)制碼的每一對(duì)相推；也就是說(shuō)，二進(jìn)制碼的每一對(duì)相鄰位相異或就得到下一位鄰位相異或就得到下一位gray碼。碼。3Binary codeGray codeBinary codeGray codebn,bn-1

2、,b1,b0gn,gn-1,g1,g004module gray( clk, q, rn );input clk, rn;output3:0 q;reg 3:0 q;reg 3:0 cnt; function 3:0 gray;input 3:0 in;case( in ) 4b0000：gray = 4b0000; 4b0001：gray = 4b0001;4b0010：gray = 4b0011;4b0011：gray = 4b0010;4b0100：gray = 4b0110;4b0101：gray = 4b0111;4b0110：gray = 4b0101;4b0111：gray =

3、4b0100;4b1000：gray = 4b1100; always ( posedge clk or negedge rn ) beginif( !rn )cnt = 4h0;elsecnt = cnt + 1;endassignq = gray( cnt );endmodule 4b1001：gray = 4b1101;4b1010：gray = 4b1111;4b1011：gray = 4b1110;4b1100：gray = 4b1010;4b1101：gray = 4b1011;4b1110：gray = 4b1001;4b1111：gray = 4b1000; endcaseen

4、dfunction5module easy_gray ( ck, rn, q );input clk, rn;output 3:0 q;reg 3:0 bin;always ( posedge clk or negedge rn ) beginif ( !rn ) bin = 4h0; elsebin = bin + 4h1;end assign q = bin3, bin3 bin2, bin2 bin1, bin1 bin0 ;endmodule67000000001取反取反00011取反取反module johnson_cnt( ck, q, rn );input ck, rn;outp

5、ut3:0 q;reg 3:0 q;always ( posedge ck or negedge rn ) beginif( !rn )q = 4h0;else beginq3:1 = q2:0;q0 = q3 ;endendendmodule8異步置位與復(fù)位異步置位與復(fù)位 異步置位與復(fù)位是與時(shí)鐘無(wú)關(guān)的。當(dāng)異步置位與復(fù)位到來(lái)時(shí)它們立即分別置觸發(fā)器的輸出為1或0，不需要等到時(shí)鐘沿到來(lái)才置位或復(fù)位。把它們列入always塊的事件控制括號(hào)內(nèi)就能觸發(fā)always塊的執(zhí)行，因此，當(dāng)它們到來(lái)時(shí)就能立即執(zhí)行指定的操作。異步置位與復(fù)位是用always塊和事件控制實(shí)現(xiàn)的。事件控制的語(yǔ)法: always( ) 沿

6、關(guān)鍵詞包括 posedge（用于高電平有效的set、reset或上升沿觸發(fā)的時(shí)鐘）和 negedge（用于低電平有效的set、reset或下降沿觸發(fā)的時(shí)鐘），信號(hào)可以按任意順序列出。9異步置位與復(fù)位異步置位與復(fù)位 事件控制實(shí)例1) 異步、高電平有效的置位 always(posedge clk or posedge set) if(set) 語(yǔ)句 else 語(yǔ)句 /*與時(shí)鐘同步的邏輯*/2) 異步低電平有效的復(fù)位 always (posedge clk or negedge reset) if(!reset) 語(yǔ)句 else 語(yǔ)句 /*與時(shí)鐘同步的邏輯*/3) 異步低電平有效的置位和高電平有效的

7、復(fù)位 always ( posedge clk or negedge set or posedge reset ) if(reset) 語(yǔ)句 else if(!set) 語(yǔ)句 else 語(yǔ)句 /*與時(shí)鐘同步的邏輯*/10異步置位與復(fù)位異步置位與復(fù)位4)帶異步高電平有效的置位與復(fù)位的always塊樣板always (posedge clk or posedge set or posedge reset) begin if(reset) begin /*置輸出為0*/ end else if(set) begin /*置輸出為1*/ end else begin /*與時(shí)鐘同步的邏輯*/ ende

8、nd各個(gè)if語(yǔ)句的條件必須與事件表中指定的邊沿類型一致。11異步置位與復(fù)位異步置位與復(fù)位5）帶異步高電平有效的置帶異步高電平有效的置/復(fù)位端的復(fù)位端的D觸發(fā)器實(shí)例觸發(fā)器實(shí)例12同步置位與復(fù)位的二進(jìn)制計(jì)數(shù)器同步置位與復(fù)位的二進(jìn)制計(jì)數(shù)器13同步置位與復(fù)位同步置位與復(fù)位同步置位與復(fù)位是指只有在時(shí)鐘的有效跳變沿時(shí)刻置位或復(fù)位信號(hào)才能使觸發(fā)器置位或復(fù)位(即,使觸發(fā)器的輸出分別轉(zhuǎn)變?yōu)檫壿?或0)。不要把set和reset信號(hào)名列入always塊的事件控制表達(dá)式，因?yàn)楫?dāng)它們有變化時(shí)不應(yīng)觸發(fā)always塊的執(zhí)行。相反，always塊的執(zhí)行應(yīng)只由時(shí)鐘有效跳變沿觸發(fā)，是否置位或復(fù)位應(yīng)在always塊中首先檢查se

9、t和reset信號(hào)的電平。事件控制語(yǔ)法:always()其中沿關(guān)鍵詞指 posedge（正沿觸發(fā)）或 negedge（負(fù)沿觸發(fā)）14同步置位與復(fù)位同步置位與復(fù)位事件控制實(shí)例 1) 正沿觸發(fā) always(posedge clk) 2)負(fù)沿觸發(fā) always(negedge clk) 3) 同步的具有高電平有效的置位與復(fù)位端的always塊樣板 always (posedge clk) begin if(reset) begin /*置輸出為0*/ end else if(set) begin /*置輸出為1*/ end else begin /*與時(shí)鐘同步的邏輯*/ endend15同步置位與

10、復(fù)位同步置位與復(fù)位4）同步的具有高電平有效的置位/復(fù)位端的D觸發(fā)器16module div( ck, q, rn );input ck, rn;outputq;reg q;always ( posedge clk or negedge rn ) beginif( !rn )q = 1b0;elseq = q;end endmodule17module div( ck, q, rn，en );input en ck, rn;output q;reg 3:0 q;wire dalways ( posedge clk or negedge rn ) beginif( !rn )q = 1b0;els

11、e q = d; assign d=(en) &(q);endendmodule18module dec2to4 (ain, en, fn, y);input 1:0 ain ;input en, fn;output 3:0 y;reg 3:0 y ; always (ain or en) begin if (en) case (ain) 2h0: y = 4 b0001; 2h1: y = 4 b0010; 2h2: y = 4 b0100; 2h3: y = 4 b1000; default: y = 4 bxxxx; endcase else y =40000;endendmod

12、ule用用組合邏輯電路組合邏輯電路思考：思考：3-8譯碼器的譯碼器的verilog程序如何編寫？程序如何編寫？ dec2to4ain1ain0eny0y1y3y219 使用連續(xù)賦值語(yǔ)句使用連續(xù)賦值語(yǔ)句assign、case語(yǔ)句或語(yǔ)句或if-else語(yǔ)句可以生成多路器電路。語(yǔ)句可以生成多路器電路。多路器設(shè)計(jì)方案之一多路器設(shè)計(jì)方案之一:modul emux1(out, a, b, sel); output out; input a, b, sel; assign out = sel? A : b;endmodule多路器設(shè)計(jì)方案之二多路器設(shè)計(jì)方案之二:module mux2( out, a, b,

13、 sel);output out;input a, b, sel;reg out;always ( a or b or sel ) begin case( sel ) 1b1: out = a; 1b0: out = b; default: out = bx; endcase endendmodule20多路器設(shè)計(jì)方案之三多路器設(shè)計(jì)方案之三:module mux3( out, a, b, sel); output out; input a, b, sel; reg out;always ( a or b or sel ) begin if( sel ) out = a; else out =

14、b; endendmodule21a0a1a22selymodule sel4to1 (a, sel,y);input 3:0 a;input 1:0 sel;output y;reg y; always (a or sel) if (sel= 2b00) y = a0; else if (sel= 2b01) y = a1; else if (sel= 2b10) y = a2; else y = a3;endmodulea3思考：如何用思考：如何用assign語(yǔ)句和語(yǔ)句和case語(yǔ)句描述語(yǔ)句描述4選一多路器。選一多路器。22module 41sel( in, sel, out );inpu

15、t 3:0 in;input 1:0 sel;outputout;function select;input 3:0 in;input 1:0 sel;case( sel )2h0 : select = in0;2h1 : select = in1;2h2 : select = in2;2h3 : select = in3;endcaseendfunctionassign out = select( in, sel ); endmodule module 41sel( in, sel, out );input 3:0 in;input 1:0 sel;outputout;function se

16、lect;input 3:0 in;input 1:0 sel;if( sel = 2h0 )select = in0;else if( sel = 2h1 )select = in1;else if( sel = 2h2 )select = in2;elseselect = in3; endfunctionassign out = select( in, sel ); endmodule23always塊小結(jié)塊小結(jié) 1)每個(gè)always塊只能有一個(gè)事件控制“(event-expression)”,而且要緊跟在always關(guān)鍵字后面。2)always塊可以表示時(shí)序邏輯或者組合邏輯，也可以用al

17、ways塊既表示電平敏感的透明鎖存器又同時(shí)表示組合邏輯。但是不推薦使用這種描述方法，因?yàn)檫@容易產(chǎn)生錯(cuò)誤和多余的電平敏感的透明鎖存器。3)帶有posedge 或 negedge 關(guān)鍵字的事件表達(dá)式表示沿觸發(fā)的時(shí)序邏輯，沒(méi)有posedge 或negedge 關(guān)鍵字的表示組合邏輯或電平敏感的鎖存器，或者兩種都表示。在表示時(shí)序和組合邏輯的事件控制表達(dá)式中如有多個(gè)沿和多個(gè)電平，其間必須用關(guān)鍵字 “ or ” 連接 。4)每個(gè)在always塊中賦值的信號(hào)都必需定義成reg型.24阻塞賦值和非阻塞賦值阻塞賦值和非阻塞賦值阻塞阻塞(Blocking)賦值方式賦值方式 “= ”， 如如 b = a; 1.賦值語(yǔ)

18、句執(zhí)行完后賦值語(yǔ)句執(zhí)行完后,塊才結(jié)束。塊才結(jié)束。2.b的值在賦值語(yǔ)句執(zhí)行完后立刻就改變的。的值在賦值語(yǔ)句執(zhí)行完后立刻就改變的。3.可能會(huì)產(chǎn)生意想不到的結(jié)果?？赡軙?huì)產(chǎn)生意想不到的結(jié)果。非阻塞非阻塞(Non_Blocking)賦值方式賦值方式 “”， 如如 b = a; 1.塊結(jié)束后才完成賦值操作。塊結(jié)束后才完成賦值操作。2.b的值并不是立刻就改變的。的值并不是立刻就改變的。3.這是一種比較常用的賦值方法（特別在編寫可綜合時(shí)序模塊這是一種比較常用的賦值方法（特別在編寫可綜合時(shí)序模塊時(shí)）。時(shí)）。在在Verilog HDL語(yǔ)言中，信號(hào)有兩種賦值方式：語(yǔ)言中，信號(hào)有兩種賦值方式：25阻塞賦值和非阻塞賦值

19、阻塞賦值和非阻塞賦值為了更好地理解上述要點(diǎn)，需要對(duì)為了更好地理解上述要點(diǎn)，需要對(duì)Verilog 語(yǔ)言中的阻塞賦值和非阻語(yǔ)言中的阻塞賦值和非阻塞賦值的功能和執(zhí)行時(shí)間上的差別有深入的了解。塞賦值的功能和執(zhí)行時(shí)間上的差別有深入的了解。定義兩個(gè)縮寫字：定義兩個(gè)縮寫字： RHS 方程式右手方向的表達(dá)式或變量。方程式右手方向的表達(dá)式或變量。 LHS 方程式左手方向的表達(dá)式或變量。方程式左手方向的表達(dá)式或變量。26阻塞賦值阻塞賦值阻塞賦值操作符用等號(hào)阻塞賦值操作符用等號(hào)(即即 = )表示。阻塞賦值時(shí)先計(jì)算等號(hào)右手方向表示。阻塞賦值時(shí)先計(jì)算等號(hào)右手方向（RHS）部分的值，這時(shí)賦值語(yǔ)句不允許任何別的）部分的值，

20、這時(shí)賦值語(yǔ)句不允許任何別的Verilog語(yǔ)句的干擾，語(yǔ)句的干擾，直到現(xiàn)行的賦值完成時(shí)刻，即把直到現(xiàn)行的賦值完成時(shí)刻，即把RHS賦值給賦值給 LHS的時(shí)刻，它才允許別的時(shí)刻，它才允許別的賦值語(yǔ)句的執(zhí)行。的賦值語(yǔ)句的執(zhí)行。一般可綜合的阻塞賦值操作在一般可綜合的阻塞賦值操作在RHS不能設(shè)定有延遲，不能設(shè)定有延遲，(即使是零延遲也即使是零延遲也不允許不允許)。若在。若在RHS 加上延遲，則在延遲期間會(huì)阻止賦值語(yǔ)句的執(zhí)行加上延遲，則在延遲期間會(huì)阻止賦值語(yǔ)句的執(zhí)行, 延遲后才執(zhí)行賦值，這種賦值語(yǔ)句是不可綜合的，在需要綜合的模塊延遲后才執(zhí)行賦值，這種賦值語(yǔ)句是不可綜合的，在需要綜合的模塊設(shè)計(jì)中不可使用這種風(fēng)

21、格的代碼。設(shè)計(jì)中不可使用這種風(fēng)格的代碼。阻塞賦值的執(zhí)行可以認(rèn)為是只有一個(gè)步驟的操作：阻塞賦值的執(zhí)行可以認(rèn)為是只有一個(gè)步驟的操作：計(jì)算計(jì)算RHS并更新并更新LHS，此時(shí)不能允許有來(lái)自任何其他，此時(shí)不能允許有來(lái)自任何其他Verilog語(yǔ)句的干語(yǔ)句的干擾擾。 所謂阻塞的概念是指在同一個(gè)所謂阻塞的概念是指在同一個(gè)always塊中，其后面的賦值語(yǔ)句從塊中，其后面的賦值語(yǔ)句從概念上（即使不設(shè)定延遲）是在前一句賦值語(yǔ)句結(jié)束后再開始賦值的。概念上（即使不設(shè)定延遲）是在前一句賦值語(yǔ)句結(jié)束后再開始賦值的。27阻塞賦值阻塞賦值移位寄存器移位寄存器 q1 q2q3dclk移位寄存器電路module pipeb1 (q

22、3, d, clk); output 7:0 q3; input 7:0 d; input clk; reg 7:0 q3, q2, q1; always (posedge clk) begin q1 = d; q2 = q1; q3 = q2; end endmodule 不正確地使用的阻塞賦值來(lái)描述移位寄存器。（方式）不正確地使用的阻塞賦值來(lái)描述移位寄存器。（方式） #1q3dclk實(shí)際綜合的結(jié)果在上面的模塊中，按順序進(jìn)行的阻塞賦值將使得在下一個(gè)時(shí)鐘上升沿時(shí)刻，所有在上面的模塊中，按順序進(jìn)行的阻塞賦值將使得在下一個(gè)時(shí)鐘上升沿時(shí)刻，所有的寄存器輸出值都等于輸入值的寄存器輸出值都等于輸入值d

23、。28用阻塞賦值來(lái)描述移位寄存器也是可行的，但這種風(fēng)格并不好。（方式用阻塞賦值來(lái)描述移位寄存器也是可行的，但這種風(fēng)格并不好。（方式 #2 ） 阻塞賦值阻塞賦值module pipeb2 (q3, d, clk); output 7:0 q3; input 7:0 d; input clk; reg 7:0 q3, q2, q1; always (posedge clk) begin q3 = q2; q2 = q1; q1 = d; end endmoduleq1 q2q3dclk上面模塊中，阻塞賦值的次序是經(jīng)過(guò)仔細(xì)安排的，以使仿真的結(jié)果與移位寄存器相一致。上面模塊中，阻塞賦值的次序是經(jīng)過(guò)仔細(xì)

24、安排的，以使仿真的結(jié)果與移位寄存器相一致。雖然該模塊可被綜合成移位寄存器，但不建議使用這種風(fēng)格的模塊來(lái)描述時(shí)序邏輯。雖然該模塊可被綜合成移位寄存器，但不建議使用這種風(fēng)格的模塊來(lái)描述時(shí)序邏輯。 移位寄存器移位寄存器 移位寄存器電路29阻塞賦值阻塞賦值 module pipeb3 (q3, d, clk); output 7:0 q3; input 7:0 d; input clk; reg 7:0 q3, q2, q1; always (posedge clk) q1 = d; always (posedge clk) q2 = q1; always (posedge clk) q3 = q2;

25、 endmodule不好的用阻塞賦值來(lái)描述移位時(shí)序邏輯的風(fēng)格（方式 #3）阻塞賦值分別被放在不同的阻塞賦值分別被放在不同的always塊里。仿真時(shí)，這些塊的先后順序是隨機(jī)的，塊里。仿真時(shí)，這些塊的先后順序是隨機(jī)的，因此可能會(huì)出現(xiàn)錯(cuò)誤的結(jié)果。這是因此可能會(huì)出現(xiàn)錯(cuò)誤的結(jié)果。這是Verilog中的競(jìng)爭(zhēng)冒險(xiǎn)。按不同的順序執(zhí)行這中的競(jìng)爭(zhēng)冒險(xiǎn)。按不同的順序執(zhí)行這些塊將導(dǎo)致不同的結(jié)果。但是，這些代碼的綜合結(jié)果卻是正確的流水線寄存器。些塊將導(dǎo)致不同的結(jié)果。但是，這些代碼的綜合結(jié)果卻是正確的流水線寄存器。也就是說(shuō)，前仿真和后仿真的結(jié)果可能會(huì)不一致。也就是說(shuō)，前仿真和后仿真的結(jié)果可能會(huì)不一致。 q1 q2q3dc

26、lk移位寄存器移位寄存器 移位寄存器電路30阻塞賦值阻塞賦值module pipeb4 (q3, d, clk); output 7:0 q3; input 7:0 d; input clk; reg 7:0 q3, q2, q1; always (posedge clk) q2 = q1; always (posedge clk) q3 = q2; always (posedge clk) q1 = d; endmodule不好的用阻塞賦值來(lái)描述移位時(shí)序邏輯的風(fēng)格（方式 #4）移位寄存器移位寄存器 僅把a(bǔ)lways塊的次序的作些變動(dòng)，也可以被綜合成正確的移位寄存器邏輯，但仿真結(jié)果可能不正確。

27、q1 q2q3dclk移位寄存器電路31非阻塞賦值非阻塞賦值非阻塞賦值操作符用小于等于號(hào) (即 = )表示。為什么稱這種賦值為非阻塞賦值？這是因?yàn)樵谫x值操作時(shí)刻開始時(shí)計(jì)算非阻塞賦值符的RHS表達(dá)式，賦值操作時(shí)刻結(jié)束時(shí)更新LHS。在計(jì)算非阻塞賦值的在計(jì)算非阻塞賦值的RHS表達(dá)式表達(dá)式和更新和更新LHS期間，其他的期間，其他的Verilog語(yǔ)句，包括其他的語(yǔ)句，包括其他的Verilog非阻塞賦值非阻塞賦值語(yǔ)句都能同時(shí)計(jì)算語(yǔ)句都能同時(shí)計(jì)算RHS表達(dá)式和更新表達(dá)式和更新LHS。非阻塞賦值允許其他的。非阻塞賦值允許其他的Verilog語(yǔ)句同時(shí)進(jìn)行操作。語(yǔ)句同時(shí)進(jìn)行操作。非阻塞賦值的操作可以看作為兩個(gè)步驟

28、的過(guò)程非阻塞賦值的操作可以看作為兩個(gè)步驟的過(guò)程： 1)在賦值時(shí)刻開始時(shí)，計(jì)算非阻塞賦值RHS表達(dá)式。 2)在賦值時(shí)刻結(jié)束時(shí)，更新非阻塞賦值LHS表達(dá)式。非阻塞賦值操作只能用于對(duì)寄存器類型變量進(jìn)行賦值，因此只能用在initial塊和always塊等過(guò)程塊中。非阻塞賦值不允許用于連續(xù)賦值。32非阻塞賦值非阻塞賦值module pipen1 (q3, d, clk); output 7:0 q3; input 7:0 d; input clk; reg 7:0 q3, q2, q1; always (posedge clk) begin q1 = d; q2 = q1; q3 = q2; end e

29、ndmodule正確的用非阻塞賦值來(lái)描述時(shí)序邏輯的設(shè)計(jì)風(fēng)格正確的用非阻塞賦值來(lái)描述時(shí)序邏輯的設(shè)計(jì)風(fēng)格 #1如果在如果在begin end塊中間同時(shí)有許多個(gè)非阻塞賦值語(yǔ)句，則它們的賦值塊中間同時(shí)有許多個(gè)非阻塞賦值語(yǔ)句，則它們的賦值順序是同時(shí)的，并不是按照先后次序賦值。順序是同時(shí)的，并不是按照先后次序賦值。q1 q2q3dclk33module pipen2 (q3, d, clk); output 7:0 q3; input 7:0 d; input clk; reg 7:0 q3, q2, q1; always (posedge clk) begin q3 = q2; q2 = q1; q1

30、= d; end endmodule正確的用非阻塞賦值來(lái)描述時(shí)序邏輯的設(shè)計(jì)風(fēng)格 #2非阻塞賦值非阻塞賦值q1 q2q3dclk34module pipen3 (q3, d, clk); output 7:0 q3; input 7:0 d; input clk; reg 7:0 q3, q2, q1; always (posedge clk) q1 = d; always (posedge clk) q2 = q1; always (posedge clk) q3 = q2; endmodule正確的用非阻塞賦值來(lái)描述時(shí)序邏輯的設(shè)計(jì)風(fēng)格正確的用非阻塞賦值來(lái)描述時(shí)序邏輯的設(shè)計(jì)風(fēng)格 #3非阻塞賦值非阻塞賦值q1 q2q3dclk35非阻塞賦值非阻塞賦值module pipen4 (q3, d, clk); output 7:0 q3; input 7:0 d; input clk; reg 7:0 q3, q2, q1; always (posedge clk)