存儲器和可編程邏輯器件

1、第八章 存儲器和可編程邏輯器件重點(diǎn)內(nèi)容： 只讀存儲器 ROM 隨機(jī)存取存儲器RAM 可編程邏輯器件PLD 8.1 只讀存儲器ROM (Read-only memory)ROM結(jié)構(gòu)框圖地址譯碼器：尋找內(nèi)存單元和 AB總線相連固定ROM 1. ROM結(jié)構(gòu)框圖存儲矩陣：存儲信息輸出緩沖器：和系統(tǒng)DB總線相連， 解決負(fù)載能力和電平 匹配等問題2.存儲矩陣 分為diode,BJT和MOS管構(gòu)成的三種 Diode存儲矩陣（4x4）BJT管存儲矩陣MOS管存儲矩陣03210132102321033210:11, 01011, 10111, 01001, 1010:1iiWWWD D D DWD D D DW

2、D D D DWD D D D字線，選中相應(yīng)單元字線，位線交叉處有二極管相當(dāng)于存“”信息3. ROM存儲矩陣的畫法字線，位線交叉處用黑點(diǎn)表示 有黑點(diǎn)表明接有diode，BJT或MOS管，該位存的內(nèi)容為”1“ 無黑點(diǎn)表明無器件，該位存的內(nèi)容”0“ ROM存儲矩陣的畫法二. 可編程只讀存儲器 字線經(jīng)三極管T的發(fā)射極熔絲和位線相連 存在熔絲單元，存“1”無熔絲單元（燒斷），存“0”屬一次性改寫熔絲型PROM存儲單元1.一次可編程只讀存儲器PROM(Programmable ROM)具有讀寫電路的PROM存儲單元 數(shù)據(jù)線Di加負(fù)電壓(2V) VCC由+5V提高到+6V 令Wi=1TWi為寫入管，TRi

3、為讀出管。改寫內(nèi)容過程：形成大電流將熔絲燒斷，所存信息由1改為02. 可重寫入的只讀存儲器EPROM （erasable PROM) N溝道FAMOS管結(jié)構(gòu)示意圖（Floating-gate Avalanche Injection MOS） FAMOS （懸浮柵雪崩注入管）工作原理：注入：S接地，D接+25V，漏極D側(cè)的PN結(jié)被擊穿且產(chǎn)生雪崩效應(yīng)，一些高能量的空穴從漏區(qū)N+穿過SiO2薄層到達(dá)浮柵上，形成正電荷的積累，而在PSi界面上因靜電感應(yīng)出現(xiàn)反型層（PSi中少數(shù)載流子），溝道形成，F(xiàn)AMOS管導(dǎo)通 擦除：紫外光照射 ，浮柵上的正電荷消失，稱為柵極放電現(xiàn)象，F(xiàn)MOS管返回截止?fàn)顟B(tài) N溝道的

4、FAMOS管存儲單元出廠時(shí)FAMOS關(guān)斷存“1” Wi1，在位線Bj上加正電壓，F(xiàn)AMOS管雪崩擊穿，浮柵上注入正電荷，F(xiàn)AMOS管導(dǎo)通，存儲單元中內(nèi)容由1變0。3. 電可擦除的只讀存儲器EEPROM (electrically erasable PROM) 疊柵隧道MOS管結(jié)構(gòu)示意圖柵極G和控制柵相連，浮柵在控制柵下方柵極和高摻雜N+(漏區(qū)D)間為隧道區(qū)基片P-Si浮柵上帶有負(fù)電荷，疊柵隧道管截止，反之，管子處導(dǎo)通狀態(tài) N溝道疊柵隧道管N溝道增強(qiáng)管 EEPROM存儲單元Wi1時(shí)，T1管導(dǎo)通，T2管導(dǎo)通 Bj0 存“0” T2管截止 Bj1 存“1”以38線地址譯碼器為例，有三. ROM應(yīng)用舉

5、例 地址譯碼器：輸入地址總線AB視為邏輯變量 ,輸出字線Wi視為邏輯函數(shù) 0210WA A A7210WA A A1210WA A A視地址譯碼器為與陣列，與陣列點(diǎn)陣圖 存儲矩陣輸入和輸出的關(guān)系討論輸入Wi視為變量，輸出Di視為函數(shù)輸入Wi和輸出Di為邏輯或關(guān)系，視存儲矩陣為或陣列001113202313DWWDWWDWWDWWROM存儲矩陣4 4用ROM實(shí)現(xiàn)一位全加器電路i11111111iiiiiiiiiiiiiiiiiiiiiiiiiSA BCAB CA B CABCCABCA BCAB CABC8.2 隨機(jī)存取存儲器RAM (random access memory)一. RAM組成和

6、原理 地址譯碼器：選通RAM內(nèi)存單元和地址AB總線相連 存儲矩陣：存儲信息 讀寫控制電路：對RAM進(jìn)行讀出或?qū)懭攵? RAM存儲單元 靜態(tài)NMOS六管存儲單元1234,T TT T反相器反相器 FFRS基本1313,0,1TTTT通止存“ ”止通存“”56567878,1, ( ),1, BD()ijT TXT TQ QT TT TDj門控管字線時(shí)，通出現(xiàn)在位線B門控管位選線Y時(shí)，通位線 和接通/ /1/ /0/ ()( )R WR WDI OR WI OD DQ Q讀寫線： 時(shí)，讀出 時(shí)，寫入 存儲單元種類靜態(tài)存儲單元 (Static Storage Cell）NMOS六管CMOS六管BJT

7、管特點(diǎn)：靠FF存儲信息，存放時(shí)間長，不易丟失 元器件數(shù)量較多，集成度低 外圍電路簡單，操作方便動態(tài)存儲單元 （dynamic Storage Cell）四管動態(tài)存儲單元三管動態(tài)存儲單元單管動態(tài)存儲單元特點(diǎn)：靠MOS管柵極電容存儲信息，因電容 泄漏，需定時(shí)刷新動態(tài)、靜態(tài)比較動態(tài)存儲單元（DSC)靜態(tài)存儲單元（SSC)電路結(jié)構(gòu)集成度速度 方便程度簡單 高 慢 差復(fù)雜 低 快 好三、RAM IC及其應(yīng)用1. RAM IC256 4bit（）641bitK （）(14bitK）2、RAM容量擴(kuò)展擴(kuò)展考慮因素：a. 容量b. 內(nèi)存單元地址分配c. 速度配合（CPU,RAM存取時(shí)間）d. 帶載能力2211

8、418bitK片907430/21142114AAR WIDDIIDD地址線相連片選線CS相連讀寫線相連（ ） I/O（ ）I/O RAM位擴(kuò)展 RAM字?jǐn)U展A12A11:00 6116(I) 選通 000007FFH01 6116(II) 選通 08000FFFH10 6116(III) 選通 100017FFH11 6116(IV) 選通 18001FFFH6116(2888bitSRAMKK）容量6116,SRAMCPURD設(shè)有輸出允許端OE 可用發(fā)出的讀出信號來選通 RAM字、位同時(shí)擴(kuò)展A11A10:00 21141,2 0003FFH01 21143,4 4007FFH10 2114

9、5,6 800BFFH11 21147,8 C00FFFH2114(14(48bit)SRAMKK）3. 應(yīng)用舉例內(nèi)存地址分配： 21121,2 0000FFH 21123,4 1001FFH 21125,6 2002FFH 21127,8 3003FFH2112(256 4bit18bit000SRAMK）內(nèi)存地址范圍： 3FFH 字，位的擴(kuò)展 高位地址線連接8.3 可變成邏輯器件PLD (Programmable logic device) PLD的邏輯約定PLD器件輸入緩沖器邏輯與門 傳統(tǒng)表示法 PLD表示法積項(xiàng)PLD器件中連線表示: 固定，可編程，斷開PLD器件中與門連接形式,A A為

10、其原，反變量輸出00 Z =1 XAABBY全積項(xiàng)連接全空連接一. PLD器件的陣列結(jié)構(gòu)1. PROM陣列結(jié)構(gòu)：AND陣列固定，OR陣列可編程2. FPLA陣列結(jié)構(gòu)：AND陣列可編程，OR陣列可編程3. PAL陣列結(jié)構(gòu)： AND陣列可編程，OR陣列固定 PROM陣列結(jié)構(gòu) FPLA陣列結(jié)構(gòu) PAL陣列結(jié)構(gòu)二. 可編程邏輯陣列PLA (programmable logic array)PLA特點(diǎn)：與或兩級可編程陣列結(jié)構(gòu) 屬ROM一種特殊形式，又有別于ROM 輸出極性亦可編程1. PLA基本結(jié)構(gòu)與陣列輸入量 Ii 輸出量 Pi（乘積項(xiàng)）或陣列輸入量 Pi 輸出量 Oi陣列容量 Q Q=(2I+O)P

11、PLA分類： 掩膜PLA現(xiàn)場可編程PLA熔絲式結(jié)破壞式組合型PLA時(shí)序型PLA集電極開路輸出結(jié)構(gòu)（OC)三態(tài)輸出結(jié)構(gòu)（TS）PLA設(shè)計(jì)舉例例1：七段LED顯示譯碼電路abcdefgYDCBACAYCBACBAYCBAYCBACBACBAYCBAYDCACBBAYDCBCBA例2：循環(huán)碼八進(jìn)制可控計(jì)數(shù)器狀態(tài)轉(zhuǎn)換圖PLA和DFF實(shí)現(xiàn)電路0102112DQQCQ QCQ Q120202020DCQ QCQ QCQ QCQ Q2211010DQ QCQQCQ Q210210CCQCQ Q QCQ QQ三. 可編程陣列邏輯PAL (programmable array logic)1. PAL器件的基本

12、結(jié)構(gòu)可編程與陣列固定的或陣列輸出電路等三部分組成2. 三種不同的輸出結(jié)構(gòu)反饋型輸出結(jié)構(gòu)寄存器型輸出結(jié)構(gòu)異或型輸出結(jié)構(gòu)3. PAL器件命名4. PAL應(yīng)用舉例四相八拍式步進(jìn)電機(jī)脈沖分配電路狀態(tài)轉(zhuǎn)換圖狀態(tài)卡諾圖電路與驅(qū)動方程：31021DMQ QMQ Q20013DMQ QMQ Q02132DMQ QMQ Q10233DMQ QMQ Q邏輯電路圖（PAL16R4)四. 可編程通用陣列邏輯（GAL） （generic array logic） 輸出邏輯宏單元結(jié)構(gòu)OLMC (output logic macrocell）PTMUX: 積項(xiàng)多路選擇器（2選1）TSMUX: 三態(tài)輸出多路選擇器（4選1）OMUX: 輸出多路選擇器（2選1）FMUX: 反饋多路選擇器（4選1）異或門XOR極性選擇: XOR = 0 原函數(shù)輸出 XOR = 1 反函數(shù)輸出2. GAL器件命名3. GAL器件介紹 GAL16v8GAL16v8邏輯框圖功能引腳： I1I8： 輸入信號 F0F7： 輸出量 I0/CLK： 時(shí)鐘輸入端 ： 輸出選通端OE 可編程與陣列，容量 8個(gè)輸出邏輯宏單元 10個(gè)輸入緩沖器 8個(gè)三態(tài)輸出緩沖器32 64bit 8個(gè)反饋緩沖器基本組成：