數(shù)字邏輯電路第5章觸發(fā)器11

1、第第5章章 觸發(fā)器觸發(fā)器 第第5章章 觸發(fā)器觸發(fā)器 5.1 時序邏輯電路的結(jié)構(gòu)和特點時序邏輯電路的結(jié)構(gòu)和特點 5.2 觸發(fā)器觸發(fā)器 第第5章章 觸發(fā)器觸發(fā)器 5.1 時序邏輯電路的結(jié)構(gòu)和特點時序邏輯電路的結(jié)構(gòu)和特點 在第三章我們知道,所有的組合邏輯電路都有一個共同的特點:任一時刻電路的輸出僅取決于當(dāng)時電路的輸入,與電路以前的輸入和狀態(tài)無關(guān)。在本章中,我們將要討論另一種類型的邏輯電路時序邏輯電路（簡稱時序電路）。在時序邏輯電路中,電路的輸出不僅取決于當(dāng)時電路的輸入,還與以前電路的輸入和狀態(tài)有關(guān),也就是說,時序邏輯電路具有記憶功能。第第5章章 觸發(fā)器觸發(fā)器 圖51 時序邏輯電路的結(jié)構(gòu)框圖存 儲 電

2、 路組合邏輯電路Q1W1QrWpX1XmY1Yk第第5章章 觸發(fā)器觸發(fā)器 時序邏輯電路的結(jié)構(gòu)框圖如圖51所示。由圖中可以看出,一個時序邏輯電路通常由組合邏輯電路和存儲電路兩部分組成,其中,存儲電路由觸發(fā)器構(gòu)成,是必不可少的。圖中的Xi（i=1,m）是電路的輸入信號；Yi（i=1,k）是電路的輸出信號;Wi（i=1,p）是存儲電路的輸入信號（亦稱驅(qū)動信號或激勵信號）；Qi（i=1,r）是存儲電路的輸出信號（亦稱時序電路的狀態(tài)信號）。 第第5章章 觸發(fā)器觸發(fā)器 按照存儲電路中觸發(fā)器狀態(tài)變化的特點,時序邏輯電路分為同步時序邏輯電路和異步時序邏輯電路。在同步時序邏輯電路中,所有觸發(fā)器都受同一時鐘信號控

3、制,觸發(fā)器的狀態(tài)變化是同步進(jìn)行的。在異步時序邏輯電路中,并非所有觸發(fā)器都受同一時鐘信號控制,因此觸發(fā)器的狀態(tài)變化不是同步進(jìn)行的。 按照電路輸出信號的特點,時序邏輯電路分為Mealy型電路和Moore型電路兩種。在Mealy型電路中,輸出不僅取決于電路的狀態(tài),還與電路的輸入有關(guān)。在Moore型電路中,輸出僅僅取決于電路的狀態(tài),與電路的輸入無關(guān)。第第5章章 觸發(fā)器觸發(fā)器 概述一、用于記憶1位二進(jìn)制信號1. 有兩個能自行保持的狀態(tài)2. 根據(jù)輸入信號可以置成0或1二、分類 1. 按觸發(fā)方式（電平，脈沖，邊沿） 2. 按邏輯功能（RS, JK, D, T） 第第5章章 觸發(fā)器觸發(fā)器 5.2 觸觸 發(fā)發(fā)

4、器器 觸發(fā)器是時序邏輯電路中的基本單元電路,它具有兩個穩(wěn)定的狀態(tài),這兩個狀態(tài)分別稱為0狀態(tài)和1狀態(tài)。只要外加信號不變,觸發(fā)器的狀態(tài)就不會發(fā)生變化,這就是它的存儲功能。只有當(dāng)外加信號變化時,觸發(fā)器的狀態(tài)才可能發(fā)生變化。 在分析觸發(fā)器的狀態(tài)變化時,將外加信號變化之前觸發(fā)器的狀態(tài)稱為現(xiàn)態(tài),用Qn表示；將外加信號變化之后觸發(fā)器的狀態(tài)稱為次態(tài),用Qn+1表示。觸發(fā)器的Q輸出端為0時稱為0狀態(tài),為1時稱為1狀態(tài)。第第5章章 觸發(fā)器觸發(fā)器 5.2.1 觸發(fā)器的電路結(jié)構(gòu)和動作特點 按照電路結(jié)構(gòu)形式的不同,可以將觸發(fā)器分為基本觸發(fā)器、同步觸發(fā)器、主從觸發(fā)器和邊沿觸發(fā)器等。 1.基本RS觸發(fā)器 基本RS觸發(fā)器是各

5、種觸發(fā)器中結(jié)構(gòu)最簡單的一種,可用兩個與非門或兩個或非門通過交叉耦合構(gòu)成。 & &G1G2QQSR(a)QQSRSR(b)圖52 由與非門構(gòu)成的基本RS觸發(fā)器（a）電路圖;（b）邏輯符號第第5章章 觸發(fā)器觸發(fā)器 的的輸輸入入信信號號正正常常工工作作下下時時不不應(yīng)應(yīng)施施加加輸輸入入端端，低低電電平平有有效效為為置置輸輸入入端端，為為置置工工作作原原理理010 RSSR* QQRS 的的狀狀態(tài)態(tài)不不定定以以后后同同時時回回到到、*1 #QRS 第第5章章 觸發(fā)器觸發(fā)器 由表51可以寫出如下方程:n 2nQSRQRS0 上述方程描述了基本RS觸發(fā)器的次態(tài)和輸入信號以及現(xiàn)態(tài)之間的邏輯關(guān)系

6、,稱為基本RS觸發(fā)器的特性方程。 分析結(jié)果表明,該觸發(fā)器具有保持、置0、置1三種邏輯功能,兩個輸入端必須滿足約束條件RS=0。第第5章章 觸發(fā)器觸發(fā)器 2.同步RS觸發(fā)器 同步RS觸發(fā)器是在基本RS觸發(fā)器的基礎(chǔ)上增加一個時鐘控制端構(gòu)成的,其目的是提高觸發(fā)器的抗干擾能力,同時使多個觸發(fā)器能夠在一個控制信號的作用下同步工作。圖56(a)是一個由與非門組成的同步RS觸發(fā)器，圖56(b)是它的邏輯符號。 & &G1G2QQ(a)QQ1S1R(b)SRCP & &G3G4SCPRC1圖56 由與非門構(gòu)成的同步RS觸發(fā)器（a）電路圖;（b）邏輯符號第第5章章 觸發(fā)器觸發(fā)器

7、表52 同步RS觸發(fā)器的特性表 第第5章章 觸發(fā)器觸發(fā)器 2. 動作特點在CLK=1的全部時間里，S和R的變化都將引起輸出狀態(tài)的變化。變變化化多多次次翻翻轉(zhuǎn)轉(zhuǎn)、可可能能隨隨和和期期間間，在在RSQQCLK 1第第5章章 觸發(fā)器觸發(fā)器 無論是基本RS觸發(fā)器還是同步RS觸發(fā)器,R和S都要滿足約束條件RS=0。為了避免R和S同時為1的情況出現(xiàn),可以在R和S之間連接一個非門,使R和S互反。這樣,除了時鐘控制端之外,觸發(fā)器只有一個輸入信號,通常表示為D,這種觸發(fā)器稱為D觸發(fā)器。第第5章章 觸發(fā)器觸發(fā)器 圖58(a)是一個由與非門組成的同步D觸發(fā)器;圖58(b)是它的邏輯符號;表53是它的特性表。它的特性

8、方程如下: Qn+1=D, CP=1 時 Qn+1 =Qn,CP=0 時 由表53可以看出:當(dāng)CP=0時,無論輸入是0還是1,觸發(fā)器的狀態(tài)都不會改變,次態(tài)等于現(xiàn)態(tài)。當(dāng)CP=1時,0輸入使觸發(fā)器的次態(tài)為0,稱為置0;1輸入使觸發(fā)器的次態(tài)為1,稱為置1?？梢?D觸發(fā)器具有置0和置1兩種邏輯功能。第第5章章 觸發(fā)器觸發(fā)器 圖58 同步D觸發(fā)器 （a）電路圖;（b）邏輯符號 & &QQ(a)QQ1DC1(b)DCP & &DCP1第第5章章 觸發(fā)器觸發(fā)器 表53 同步D觸發(fā)器的特性表 第第5章章 觸發(fā)器觸發(fā)器 在時鐘控制信號整個有效電平期間,如果同步觸發(fā)器輸入信號發(fā)生多

9、次變化,則觸發(fā)器的狀態(tài)也可能發(fā)生多次變化,因此，觸發(fā)器容易受到這期間出現(xiàn)的干擾信號的影響。為了進(jìn)一步提高抗干擾能力,在同步觸發(fā)器的基礎(chǔ)上設(shè)計出了主從結(jié)構(gòu)的觸發(fā)器。 3.時鐘脈沖觸發(fā)的觸發(fā)器 主從觸發(fā)器由兩個時鐘信號相反的同步觸發(fā)器相連而成。圖510(a)是一個主從RS觸發(fā)器電路,圖510(b)是它的邏輯符號。第第5章章 觸發(fā)器觸發(fā)器 圖510 主從RS觸發(fā)器 （a）電路圖;（b）邏輯符號 & &G1G2QQ(a)QQ1S1R(b)SRCP & &G3G4SCPRC1 & &G5G6 & &G7G8Q11Q1G9從觸發(fā)器主觸發(fā)器第第

10、5章章 觸發(fā)器觸發(fā)器 表54 主從RS觸發(fā)器的特性表 nCPRSQ01000001010011100101110111n 1Q01011100第第5章章 觸發(fā)器觸發(fā)器 當(dāng)CP由1變?yōu)?時,從觸發(fā)器的時鐘控制信號從無效變?yōu)橛行?在此時刻之前,Q1和 如果發(fā)生了變化,意味著從觸發(fā)器的輸入信號發(fā)生了變化。在從觸發(fā)器的時鐘控制信號變?yōu)橛行r,觸發(fā)器的輸出將產(chǎn)生相應(yīng)的變化。如果在主觸發(fā)器的時鐘控制信號有效期間（CP=1）,Q1和 端變化多次,則只有最后一次變化的結(jié)果會反映到Q和 端。 主從RS觸發(fā)器的特性表如表54所示。它的特性方程如下:Q1Q1Qn 1nn 1nQSRQRS0QQCP下降沿到來時 CP

11、非下降沿時 第第5章章 觸發(fā)器觸發(fā)器 SR也也是是確確定定的的的的情情況況下下，為為解解除除約約束束，即即使使出出現(xiàn)現(xiàn)*1QRS 第第5章章 觸發(fā)器觸發(fā)器 列出真值表*QQKJCLKQSR* QQRSCLKQ第第5章章 觸發(fā)器觸發(fā)器 表55 主從JK觸發(fā)器的特性表 第第5章章 觸發(fā)器觸發(fā)器 二、脈沖觸發(fā)方式的動作特點輸輸出出狀狀態(tài)態(tài)只只能能改改變變一一次次”狀狀態(tài)態(tài)翻翻轉(zhuǎn)轉(zhuǎn)到到達(dá)達(dá)后后，“從從”按按“主主第第二二步步“從從”保保持持時時，“主主”接接收收信信號號，第第一一步步分分兩兩步步動動作作： CLKCLK1. 1的的信信號號進(jìn)進(jìn)入入主主觸觸發(fā)發(fā)器器時時，只只允允許許的的信信號號進(jìn)進(jìn)入入主

12、主觸觸發(fā)發(fā)器器時時，只只允允許許1110 KQJQSR。最最后后的的狀狀態(tài)態(tài)，決決定定前前，要要找找出出期期間間里里輸輸入入發(fā)發(fā)生生變變化化時時在在可可能能翻翻轉(zhuǎn)轉(zhuǎn)一一次次高高電電平平期期間間，“主主”只只在在但但主主從從起起控控制制作作用用里里輸輸入入信信號號對對“主主”都都的的全全部部時時間間，“主主”為為同同步步主主從從*11. 2QQCLKCLKCLKJKCLKSRSR 第第5章章 觸發(fā)器觸發(fā)器 表56 T 觸發(fā)器的特性表 第第5章章 觸發(fā)器觸發(fā)器 圖517 主從T觸發(fā)器 （a）電路圖;（b）邏輯符號 & &G1G2QQ(a)QQ1TC1(b)TCP & &am

13、p;G3G4TCP & &G5G6 & &G7G8Q11Q1G9第第5章章 觸發(fā)器觸發(fā)器 主從觸發(fā)器的動作特點: 主從觸發(fā)器的狀態(tài)變化分兩步進(jìn)行:第一步,在主觸發(fā)器的時鐘控制信號有效期間,輸入信號影響主觸發(fā)器的狀態(tài),此時從觸發(fā)器的狀態(tài)不會發(fā)生變化;第二步,在主觸發(fā)器的時鐘控制信號由有效變?yōu)闊o效而從觸發(fā)器的時鐘控制信號由無效變?yōu)橛行r,從觸發(fā)器的狀態(tài)根據(jù)主觸發(fā)器的狀態(tài)而變化。 在主觸發(fā)器的時鐘控制信號有效期間,如果輸入信號發(fā)生過變化,則在時鐘控制信號的有效邊沿到來時，從觸發(fā)器的狀態(tài)不一定按照此時刻的輸入信號來確定。 4.邊沿觸發(fā)器 為了進(jìn)一步提高可靠性,增強(qiáng)抗干擾

14、能力,克服主從觸發(fā)器存在的缺點,設(shè)計了邊沿觸發(fā)器。邊沿觸發(fā)器也是邊沿動作的觸發(fā)器。圖519為邊沿觸發(fā)器的邏輯符號。第第5章章 觸發(fā)器觸發(fā)器 5.4 時鐘邊沿觸發(fā)的觸發(fā)器時鐘邊沿觸發(fā)的觸發(fā)器為了提高可靠性，增強(qiáng)抗干擾能力，希望觸發(fā)器的次態(tài)僅僅取決于時鐘信號的上升沿或下降沿到達(dá)瞬間輸入的狀態(tài)。用CMOS傳輸門的邊沿觸發(fā)器維持阻塞觸發(fā)器第第5章章 觸發(fā)器觸發(fā)器 圖519 邊沿觸發(fā)器的邏輯符號QQ1SC1SCP1RRQQ1DC1DCPQQ1JC1JCP1KKQQ1TC1TCP上升沿觸發(fā)的邊沿觸發(fā)器QQ1SC1SCP1RRQQ1DC1DCPQQ1JC1JCP1KKQQ1TC1TCP下降沿觸發(fā)的邊沿觸發(fā)器

15、第第5章章 觸發(fā)器觸發(fā)器 一、電路結(jié)構(gòu)和工作原理一、電路結(jié)構(gòu)和工作原理第第5章章 觸發(fā)器觸發(fā)器 利用CMOS傳輸門的邊沿觸發(fā)器列出真值表列出真值表)3( 的的狀狀態(tài)態(tài)保保持持不不變變和和通通斷斷，而而變變化化隨隨著著，斷斷通通，時時，QQTGTGDQDQTGTGCLK43mm210)1( DQQTGTGDCLKTGTGCLK送至輸出端，使送至輸出端，使斷斷通，通，狀態(tài)保持狀態(tài)保持上升沿到達(dá)瞬間上升沿到達(dá)瞬間通通斷，斷，后，后，m4321)2(*QQDCLKQ第第5章章 觸發(fā)器觸發(fā)器 觸觸發(fā)發(fā)器器輸輸入入端端的的邊邊沿沿觸觸發(fā)發(fā)，置置帶帶異異步步置置D01)4(態(tài)態(tài)到達(dá)時刻輸入的邏輯狀到達(dá)時刻輸入的邏輯狀或下降沿）或下降沿）于時鐘信號的上升沿（于時鐘信號的上升沿（輸出狀態(tài)的變化僅取決輸出狀態(tài)的變化僅取決發(fā)器動作特點