數(shù)字電路課程設(shè)計.

1、數(shù)字電路課程設(shè)計 學(xué)生姓名： 學(xué)號：學(xué)院：通信指導(dǎo)老師：郭磊目錄課程設(shè)計一：多數(shù)表決器課程設(shè)計二：一位全加器課程設(shè)計三：四位主蘊含項探測器課程設(shè)計四：四位二進(jìn)制數(shù)格雷碼轉(zhuǎn)換器課程設(shè)計五：四位密碼鎖課程設(shè)計六：手動記分控制電路課程設(shè)計七：4位二進(jìn)制全加器課程設(shè)計八：通道數(shù)據(jù)分時傳送系統(tǒng) 一、多數(shù)表決器設(shè)計思路：奇數(shù)個人進(jìn)行表決，若有一半以上的人同意，則輸出1，否則輸出0。把人等效成輸入端，則此表決器有三個輸入，一個輸出端，在其中兩個輸入端為1時輸出1，否則輸出0。真值表和器件的模型如上圖所示。用verilog進(jìn)行仿真有如下結(jié)果：實驗代碼：modulemajorit(a,b,c,f );outpu

2、t f;input a,b,c;wire x,y,z;assign x=a&b;assign y=a&c;assign z=a&b&c;assign f=x|y|z;endmodule得出的器件形式如下：進(jìn)行測試，測試代碼如下：module HHH;/ Inputsreg a;reg b;reg c;/ Outputswire f;/ Instantiate the Unit Under Test (UUT)majorituut (.a(a), .b(b), .c(c), .f(f);initial begin/ Initialize Inputsa = 0;b = 0;c = 0;/ Wai

3、t 100 ns for global reset to finish#10;/ Add stimulus here#10 a=0;b=0;c=0; #10 a=0;b=0;c=1;#10 a=0;b=1;c=0;#10 a=0;b=1;c=1;#10 a=1;b=0;c=0;#10 a=1;b=0;c=1;#10 a=1;b=1;c=0;#10 a=1;b=1;c=1;endendmodule測試波形圖：二、一位全加器設(shè)計思路：按照二進(jìn)制數(shù)加法的方法，將三個輸入端（包括進(jìn)位端，加數(shù)端）進(jìn)行運算，并且列出真值表，畫出卡諾圖并化簡，即可得到一位全加器的邏輯函數(shù)式。真值表如下：其中，a,b,c為全

4、加器的輸入端，a,b,為數(shù)位，ci為輸入的進(jìn)位端，co為進(jìn)位輸出端，s為最終的和。用verilog進(jìn)行仿真有如下結(jié)果：測試代碼：modulefulladder(a,b,ci,s,co );outputs,co;inputa,b,ci;wire x1,x2,x3,x4,x5,x6,x7;and(x1,!a,b,ci);and(x2,a,!b,!ci);and(x3,!a,b,!ci);and(x4,a,b,ci);and(x5,a,b);and(x6,a,ci);and(x7,!a,b,ci);assign s=x1|x2|x3|x4;assign co=x5|x6|x7;endmodule得出

5、的器件內(nèi)部結(jié)構(gòu)為：進(jìn)行測試，測試代碼如下：moduleeee;/ Inputsreg a;reg b;reg ci;/ Outputswire s;wire co;/ Instantiate the Unit Under Test (UUT)fulladderuut (.a(a), .b(b), .ci(ci), .s(s), .co(co);initial begin/ Initialize Inputsa = 0;b = 0;ci = 0;/ Wait 100 ns for global reset to finish#10;/ Add stimulus here #10 a=0;b=0;

6、ci=0; #10 a=0;b=0;ci=1; #10 a=0;b=1;ci=0; #10 a=0;b=1;ci=1; #10 a=1;b=0;ci=0; #10 a=1;b=0;ci=1; #10 a=1;b=1;ci=0; #10 a=1;b=1;ci=1;endendmodule測試得到的波形圖為：三、四位主蘊含項探測器設(shè)計思路：我們可以將一個真值表寫成標(biāo)準(zhǔn)和與標(biāo)準(zhǔn)積的形式，而此探測器要求我們探測出其標(biāo)準(zhǔn)和形式。當(dāng)輸入為(1,2,3,5,7,11,13)時，輸出為一，否則為0。真值表如下：其中，a3，a2，a1，a0從高往低依次為輸入端，f為輸出端。用verilog進(jìn)行仿真有如下結(jié)果：實

7、驗代碼：module detector(a0,a1,a2,a3,f );output f;input a0,a1,a2,a3;wire w1,w2,w3,w4;and(w1,!a3,a0);and(w2,a2,!a1,a0);and(w3,!a2,a1,a0);and(w4,!a3,!a2,a1);assign f=w1|w2|w3|w4;endmodule得出的封裝內(nèi)部結(jié)構(gòu)為右圖為模塊內(nèi)部結(jié)構(gòu)進(jìn)行測試，測試代碼如下:modulessss;/ Inputsreg a0;reg a1;reg a2;reg a3;/ Outputswire f;/ Instantiate the Unit Und

8、er Test (UUT)detectoruut (.a0(a0), .a1(a1), .a2(a2), .a3(a3), .f(f);initial begin/ Initialize Inputsa0 = 0;a1 = 0;a2 = 0;a3 = 0;/ Wait 100 ns for global reset to finish#10;/ Add stimulus here #10 a0=0;a1=0;a2=0;a3=0; #10 a0=0;a1=0;a2=0;a3=1; #10 a0=0;a1=0;a2=1;a3=0; #10 a0=0;a1=0;a2=1;a3=1; #10 a0=0

9、;a1=1;a2=0;a3=0; #10 a0=0;a1=1;a2=0;a3=1; #10 a0=0;a1=1;a2=1;a3=0; #10 a0=0;a1=1;a2=1;a3=1; #10 a0=1;a1=0;a2=0;a3=0; #10 a0=1;a1=0;a2=0;a3=1; #10 a0=1;a1=0;a2=1;a3=0; #10 a0=1;a1=0;a2=1;a3=1; #10 a0=1;a1=1;a2=0;a3=0; #10 a0=1;a1=1;a2=0;a3=1; #10 a0=1;a1=1;a2=1;a3=0; #10 a0=1;a1=1;a2=1;a3=1;endendmod

10、ule得到波形圖為：四、四位二進(jìn)制數(shù)格雷碼轉(zhuǎn)換器設(shè)計思路：二進(jìn)制數(shù)轉(zhuǎn)格雷碼時，使最高位不變，最高位和下一位異或得到格雷碼第二位，二進(jìn)制數(shù)的第二位和其第三位進(jìn)行異或得到格雷碼的第三位，以后以此類推。直到最低位得到為止。列出真值表有其中，a3，a2，a1，a0依次為二進(jìn)制數(shù)的最高位到最低位，f3，f2，f1，f0依次為格雷碼的最高位到最低位。用verilog進(jìn)行仿真有如下結(jié)果：實驗代碼：modulecocerter(a0,a1,a2,a3,f0,f1,f2,f3 );output f0,f1,f2,f3;input a0,a1,a2,a3;assign f3=a3;assign f2=(!a3&a

11、2)|(a3&!a2);assign f1=(a2&!a1)|(!a2&a1); assign f0=(a1&!a0)|(!a3&!a2&a1)|(a3&a2&a1)|(!a3&a2&!a1&a0)|(a3&!a2&!a1&a0);endmodule得到內(nèi)部結(jié)構(gòu)如下模塊如下：進(jìn)行測試，測試代碼如下：moduleww;/ Inputsreg a0;reg a1;reg a2;reg a3;/ Outputswire f0;wire f1;wire f2;wire f3;/ Instantiate the Unit Under Test (UUT)cocerteruut (.a0(a0), .a1

12、(a1), .a2(a2), .a3(a3), .f0(f0), .f1(f1), .f2(f2), .f3(f3);initial begin/ Initialize Inputsa0 = 0;a1 = 0;a2 = 0;a3 = 0;/ Wait 100 ns for global reset to finish#10;/ Add stimulus here #10 a0=0;a1=0;a2=0;a3=0; #10 a0=0;a1=0;a2=0;a3=1; #10 a0=0;a1=0;a2=1;a3=0; #10 a0=0;a1=0;a2=1;a3=1; #10 a0=0;a1=1;a2=

13、0;a3=0; #10 a0=0;a1=1;a2=0;a3=1; #10 a0=0;a1=1;a2=1;a3=0; #10 a0=0;a1=1;a2=1;a3=1; #10 a0=1;a1=0;a2=0;a3=0; #10 a0=1;a1=0;a2=0;a3=1; #10 a0=1;a1=0;a2=1;a3=0; #10 a0=1;a1=0;a2=1;a3=1; #10 a0=1;a1=1;a2=0;a3=0; #10 a0=1;a1=1;a2=0;a3=1; #10 a0=1;a1=1;a2=1;a3=0; #10 a0=1;a1=1;a2=1;a3=1;endendmodule波形圖五、四

14、位密碼鎖設(shè)計思路：該鎖有規(guī)定的地址代碼A、B、C、D 4個輸入端和一個開箱鑰匙孔信號E的輸入端。當(dāng)用鑰匙開箱時，如果輸入的4個代碼正確，保險箱被打開；否則，電路將發(fā)出警報。讓輸入端的四個值與已設(shè)置好的密碼的值進(jìn)行比較，比較時用同或邏輯，若相同，則有和使能端進(jìn)行邏輯相與，最后將所有的可能性進(jìn)行相或。列出真值表，按照真值表進(jìn)行卡諾圖化簡。本設(shè)計方案中我采用多路復(fù)用器，2-4譯碼器，LED燈和或門等器件來完成設(shè)計。用2個74x151多路復(fù)用器擴(kuò)展為16-2多路復(fù)用器，題目中的地址代碼A、B、C、D4個輸入端作為擴(kuò)展的多路復(fù)用器的地址端，D0-D8作為數(shù)據(jù)端。開箱鑰匙孔信號E作為2-4decoder的

15、使能端。設(shè)計開鎖的正確代碼為0101，當(dāng)用鑰匙開鎖（即2-4decoder的使能端有效）時，如果正確輸入開鎖密碼：0101，則輸出Y為邏輯高電平，Y為邏輯低電平，鎖被打開，而LED燈不會亮（即不會報警）；如果輸入的密碼錯誤或者鑰匙孔信號無效，則輸出Y為邏輯低電平，Y為邏輯高電平，鎖無法打開，邏輯高電平Y(jié)驅(qū)動LED燈亮，產(chǎn)生報警效果真值表用verilog進(jìn)行模擬代碼為modulecipherlock(A,B,C,D,E,K,L );output K,L;input A,B,C,D,E;wire w1,w2,w3,w4,w5;reg s1=0,s2=1,s3=1,s4=0;assign w1=As

16、1;assign w2=Bs2;assign w3=Cs3;assign w4=Ds4;assign w5=w1&w2&w3&w4;assign K=w5&E;assign L=!w5&E;endmodule其中內(nèi)部模塊1的內(nèi)部結(jié)構(gòu)為：內(nèi)部模塊2的內(nèi)部結(jié)構(gòu)為進(jìn)行測試，測試代碼為：module test;/ Inputsreg A;reg B;reg C;reg D;reg E;/ Outputswire K;wire L;/ Instantiate the Unit Under Test (UUT)cipherlockuut (.A(A), .B(B), .C(C), .D(D), .E(E)

17、, .K(K), .L(L);initial begin/ Initialize InputsA = 0;B = 0;C = 0;D = 0;E = 0;/ Wait 100 ns for global reset to finish#10;/ Add stimulus here #10 A=0;B=0;C=0;D=0;E=0; #10 A=0;B=0;C=0;D=1;E=1; #10 A=0;B=0;C=1;D=0;E=0; #10 A=0;B=0;C=1;D=1;E=1; #10 A=0;B=1;C=0;D=0;E=0; #10 A=0;B=1;C=0;D=1;E=1; #10 A=0;B

18、=1;C=1;D=0;E=0; #10 A=0;B=1;C=1;D=1;E=1; #10 A=1;B=0;C=0;D=0;E=0; #10 A=1;B=0;C=0;D=1;E=1; #10 A=1;B=0;C=1;D=0;E=0; #10 A=1;B=0;C=1;D=1;E=1; #10 A=1;B=1;C=0;D=0;E=0; #10 A=1;B=1;C=0;D=1;E=1; #10 A=1;B=1;C=1;D=0;E=0; #10 A=1;B=1;C=1;D=1;E=1; #10 A=0;B=0;C=0;D=0;E=1; #10 A=0;B=0;C=0;D=1;E=0; #10 A=0;B

19、=0;C=1;D=0;E=1; #10 A=0;B=0;C=1;D=1;E=0; #10 A=0;B=1;C=0;D=0;E=1; #10 A=0;B=1;C=0;D=1;E=0; #10 A=0;B=1;C=1;D=0;E=1; #10 A=0;B=1;C=1;D=1;E=0; #10 A=1;B=0;C=0;D=0;E=1; #10 A=1;B=0;C=0;D=1;E=0; #10 A=1;B=0;C=1;D=0;E=1; #10 A=1;B=0;C=1;D=1;E=0; #10 A=1;B=1;C=0;D=0;E=1; #10 A=1;B=1;C=0;D=1;E=0; #10 A=1;B

20、=1;C=1;D=0;E=1; #10 A=1;B=1;C=1;D=1;E=0;endendmodule波形圖：六、顯示0- 9的手動記分控制電路設(shè)計思路：根據(jù)設(shè)計要求，可以將電路分為3個部分：顯示電路、BCD譯碼驅(qū)動電路、計分電路。因為電路需要編碼，譯碼，自然想到了編碼器74x148，因為需要十個輸入端，則還應(yīng)加上一些與或門。通過前部編碼以后再把信號輸入到七段譯碼器中，最后可以進(jìn)行準(zhǔn)確的0到9計分。真值表用verilog進(jìn)行模擬有代碼為；module yimaqi(I,EN,SEGA,SEGB,SEGC,SEGD,SEGE,SEGF,SEGG);output SEGA,SEGB,SEGC,S

21、EGD,SEGE,SEGF,SEGG;input 9:0I;input EN;reg SEGA,SEGB,SEGC,SEGD,SEGE,SEGF,SEGG;reg 1:7SEGS;wire A,B,C,D;wire 7:0H;assign H7=I7;assign H6=I6&!I7;assign H5=I5&!I6&!H7;assign H4=I4&!I5&!I6&!I7;assign H3=I3&!I4&!I5&!I6&!I7;assign H2=I2&!I3&!I4&!I5&!I6&!I7;assign H1=I1&!I2&!I3&!I4&!I5&!I6&!I7;assign A=(!I

22、8&!I9);assign B=!(H1&H3&H5&H7)|!I9;assign C=H2|H3|H6|H7;assign D=H4|H5|H6|H7;always (A or B or C or D or EN) beginif(EN)case(D,C,B,A) 0: SEGS=7b1111110;1: SEGS=7b0110000;2: SEGS=7b1101101;3: SEGS=7b1111001;4: SEGS=7b0110011;5: SEGS=7b1011011;6: SEGS=7b0011111;7: SEGS=7b1110000;8: SEGS=7b1111111;9: S

23、EGS=7b1110011;default SEGS=7bx;endcaseelse SEGS=7b0; SEGA,SEGB,SEGC,SEGD,SEGE,SEGF,SEGG=SEGS;endendmodule得到電路為從左到右的八個內(nèi)部模塊依次如下進(jìn)行測試，測試代碼如下module test;/ Inputsreg 9:0 I;reg EN;/ Outputswire SEGA;wire SEGB;wire SEGC;wire SEGD;wire SEGE;wire SEGF;wire SEGG;/ Instantiate the Unit Under Test (UUT)yimaqiuut

24、 (.I(I), .EN(EN), .SEGA(SEGA), .SEGB(SEGB), .SEGC(SEGC), .SEGD(SEGD), .SEGE(SEGE), .SEGF(SEGF), .SEGG(SEGG);initial begin/ Initialize InputsI = 0;EN = 0;/ Wait 100 ns for global reset to finish#20;/ Add stimulus here#10 I0=1;I1=0;I2=0;I3=0;I4=0;I5=0;I6=0;I7=0;I8=0;I9=0;EN=0;#10 I0=0;I1=1;I2=0;I3=0;I

25、4=0;I5=0;I6=0;I7=0;I8=0;I9=0;EN=1;#10 I0=0;I1=0;I2=1;I3=0;I4=0;I5=0;I6=0;I7=0;I8=0;I9=0;EN=0;#10 I0=0;I1=0;I2=0;I3=1;I4=0;I5=0;I6=0;I7=0;I8=0;I9=0;EN=1;#10 I0=0;I1=0;I2=0;I3=0;I4=1;I5=0;I6=0;I7=0;I8=0;I9=0;EN=0;#10 I0=0;I1=0;I2=0;I3=0;I4=0;I5=1;I6=0;I7=0;I8=0;I9=0;EN=1;#10 I0=0;I1=0;I2=0;I3=0;I4=0;I

26、5=0;I6=1;I7=0;I8=0;I9=0;EN=0;#10 I0=0;I1=0;I2=0;I3=0;I4=0;I5=0;I6=0;I7=1;I8=0;I9=0;EN=1;#10 I0=0;I1=0;I2=0;I3=0;I4=0;I5=0;I6=0;I7=0;I8=1;I9=0;EN=0;#10 I0=0;I1=0;I2=0;I3=0;I4=0;I5=0;I6=0;I7=0;I8=0;I9=1;EN=1;#10 I0=1;I1=0;I2=0;I3=0;I4=0;I5=0;I6=0;I7=0;I8=0;I9=0;EN=1;#10 I0=0;I1=1;I2=0;I3=0;I4=0;I5=0;I

27、6=0;I7=0;I8=0;I9=0;EN=0;#10 I0=0;I1=0;I2=1;I3=0;I4=0;I5=0;I6=0;I7=0;I8=0;I9=0;EN=1;#10 I0=0;I1=0;I2=0;I3=1;I4=0;I5=0;I6=0;I7=0;I8=0;I9=0;EN=0;#10 I0=0;I1=0;I2=0;I3=0;I4=1;I5=0;I6=0;I7=0;I8=0;I9=0;EN=1;#10 I0=0;I1=0;I2=0;I3=0;I4=0;I5=1;I6=0;I7=0;I8=0;I9=0;EN=0;#10 I0=0;I1=0;I2=0;I3=0;I4=0;I5=0;I6=1;I

28、7=0;I8=0;I9=0;EN=1;#10 I0=0;I1=0;I2=0;I3=0;I4=0;I5=0;I6=0;I7=1;I8=0;I9=0;EN=0;#10 I0=0;I1=0;I2=0;I3=0;I4=0;I5=0;I6=0;I7=0;I8=1;I9=0;EN=1;#10 I0=0;I1=0;I2=0;I3=0;I4=0;I5=0;I6=0;I7=0;I8=0;I9=1;EN=0;endendmodule波形圖：七、4位二進(jìn)制全加器設(shè)計思路：加法器是產(chǎn)生數(shù)的和的裝置。加數(shù)和被加數(shù)為輸入，和數(shù)與進(jìn)位為輸出的裝置為半加器。若加數(shù)、被加數(shù)與低位的進(jìn)位數(shù)為輸入，而和數(shù)與進(jìn)位為輸出則為全加器。常

29、用作計算機(jī)算術(shù)邏輯部件，執(zhí)行邏輯操作、移位與指令調(diào)用。在電子學(xué)中，加法器是一種數(shù)位電路，其可進(jìn)行數(shù)字的加法計算。在現(xiàn)代的電腦中，加法器存在于算術(shù)邏輯單元（ALU）之中。加法器可以用來表示各種數(shù)值，如：BCD、加三碼，主要的加法器是以二進(jìn)制作運算。多位加法器的構(gòu)成有兩種方式：并行進(jìn)位和串行進(jìn)位方式。并行進(jìn)位加法器設(shè)有并行進(jìn)位產(chǎn)生邏輯，運行速度快；串行進(jìn)位方式是將全加器級聯(lián)構(gòu)成多位加法器。通常，并行加法器比串行加法器的資源占用差距也會越來越大。我們采用4位二進(jìn)制并行加法器作為折中選擇，所選加法器為4位二進(jìn)制先行進(jìn)位的74LS283，它從C0到C4輸出的傳輸延遲很短，只用了幾級邏輯來形成和及進(jìn)位輸出

30、，由其構(gòu)成4位二進(jìn)制全加器。真值表用verilog仿真有實驗代碼modulefulladder(A,B,C0,S,C4);output 3:0S;output C4;input 3:0A,B;input C0;wire C1,C2,C3;assign C1=(A0|B0)&C0+(A0&B0);assign C2=(A1&B1)+(A1|B1)&C1;assign C3=(A2&B2)+(A2|B2)&C2;assign C4=(A3&B3)+(A3|B3)&C2; assignS0=(A0|B0)&!(A0&B0)&!C0)|(!(A0|B0)&!(A0&B0)&C0); assignS1=

31、(A1|B1)&!(A1&B1)&!C1)|(!(A1|B1)&!(A1&B1)&C1); assignS2=(A2|B2)&!(A2&B2)&!C2)|(!(A2|B2)|(A2&B2)&C2); assignS3=(A3|B3)&!(A3&B3)&!C3)|(!(A3|B3)|(A3&B3)&C3);endmodule內(nèi)部結(jié)構(gòu)其內(nèi)部六個模塊內(nèi)部結(jié)構(gòu)依次如下測試代碼如下module test;/ Inputsreg 3:0 A;reg 3:0 B;reg C0;/ Outputswire 3:0 S;wire C4;/ Instantiate the Unit Under Test (UUT

32、)fulladderuut (.A(A), .B(B), .C0(C0), .S(S), .C4(C4);initial begin/ Initialize InputsA = 0;B = 0;C0 = 0;/ Wait 100 ns for global reset to finish#20;/ Add stimulus here #10 A=4b1000;B=4b0111;#10 A=4b1110;B=4b0100;#10 A=4b1001;B=4b0101;#10 A=4b0110;B=4b0011;#10 A=4b0001;B=4b1110;#10 A=4b0011;B=4b0101;

33、#10 A=4b1010;B=4b0001;#10 A=4b0010;B=4b1000;endendmodule波形圖八、通道數(shù)據(jù)分時傳送系統(tǒng)設(shè)計思路：多通道數(shù)據(jù)分時傳送系統(tǒng)原理是，通過數(shù)據(jù)選擇器將并行數(shù)據(jù)分時一一送出，再通過數(shù)據(jù)分配器(用譯碼器實現(xiàn))將接收到的串行數(shù)據(jù)分配到其各個相應(yīng)的輸出端口，從而恢復(fù)原來的并行數(shù)據(jù)數(shù)據(jù)分配器選用74x154，為416線譯碼器，數(shù)據(jù)選擇器選用74x151，為8選1數(shù)據(jù)選擇器。74X151功能表74X154功能表由于74hc154為416譯碼器，故需要兩片74ls151,級聯(lián)成161多路復(fù)用器。 故多通道數(shù)據(jù)分時傳送系統(tǒng)真值表為：（令并行數(shù)據(jù)為D0,D1，D2

34、，D3，D4，D5，D6，D7，D8，D9）真值表為仿真有，代碼為：module transmit(EN,D,A,Z,Y1,Y2,Y1_L,Y2_L );output 15:0Z;output Y1,Y2,Y1_L,Y2_L;input 15:0D;input EN;input 3:0A;reg Y1,Y2;reg 15:0Z;assign Y1_L=!Y1;assign Y2_L=!Y2;always (EN or A)beginif(A3=0)&(EN=0)case(A) 4b0000:begin Y1=D0;Y2=0; Z0=(Y1&(!A3)|(Y2&A3);end4b0001:begin Y1=D1;Y2=0; Z1=(Y1&(!A3)|(Y2&A3);end4b0010:begin Y1=D2;Y2=0; Z2=(Y1&(!A3)|(Y2&A3);end4b0011:begin Y1=D3;Y2=0; Z3=(Y1&(!A3)|(Y2&A3);end4b01