八選一數(shù)據(jù)選擇器

1、1.4b1001<<2=（ 6b100100），4b1001>>2=（ 4b0010 ）。2、完整的條件語(yǔ)句將產(chǎn)生（ 組合邏輯電路 ）電路，不完整的條件語(yǔ)句將產(chǎn)生（ 時(shí)序邏輯電路 ）電路。3、 用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的目標(biāo)是最終完成（專用集成電路ASIC）的設(shè)計(jì)。4、可編程器件分為（現(xiàn)場(chǎng)可編程列陣FPGA）和（復(fù)雜可編程邏輯器件 PLD）5、系統(tǒng)函數(shù)和任務(wù)函數(shù)的首字符標(biāo)志為（$），預(yù)編譯指令首字符標(biāo)志為（#）。6、一個(gè)基本的Verilog-HDL程序由（Verilog-HDL ）模塊構(gòu)成。7、E

2、DA技術(shù)在應(yīng)用設(shè)計(jì)領(lǐng)域主要包含哪四個(gè)方面的內(nèi)容（HDL）、（PLD ）、（ EDA工具軟件）、（EDA開(kāi)發(fā)系統(tǒng) ）8、EDA技術(shù)的基本特征主要有哪5個(gè)方面：（自頂向下的設(shè)計(jì)方法 ）、（采用硬件描述語(yǔ)言）、（高層綜合和優(yōu)化 ）.（并行工程）、（開(kāi)放性和標(biāo)準(zhǔn)化） 9、當(dāng)前最流行的并成為IEEE標(biāo)準(zhǔn)的硬件描語(yǔ)言是（ VHDI ）和（ Verilog-HDL）10、一個(gè)完整的Verilog-HDL設(shè)計(jì)模塊包括：（ 模塊關(guān)鍵字和模塊名 ）、（ 端口列表 ）、（端口定義 ）、（ 功能描述 ）這4部分。 11Verilog-HDL模塊的I/O端口聲明用來(lái)聲明模塊端口定義中各端口數(shù)據(jù)流動(dòng)方向，包括（輸入端口）

3、、（ 輸出端口 ）、和（雙向端口 ）12、Verilog-HDL語(yǔ)言的三種常用的模型描述方法為（行為描述 ）、（ 數(shù)據(jù)描述）和（結(jié)構(gòu)描述 ）13、Verilog-HDL的數(shù)值集合由哪四種基本的值組成（ 0）、（1 ）、 x）、( z ）14、10hxf=（ 10xxxxxx1111 ） 10hzf=（ 10zzzzzz1111 ）15、若a=5b10x01,b=5b10x01,則a= =b的結(jié)果為（ X ）、a= = =b的結(jié)果為（ 1 ）16、Wire15:0 wire-b表示連線寬度為（16 ）位，其最高位為（15），最低位為（0）。17、若A=5b11011,B=5b10101,則有&a

4、mp;A=(0）|B=（1） A=（5b00100）A&B(5b10001)18、若A=8b1000_0100則A<<3的結(jié)果為（11b10000100000）A>>3的結(jié)果為（8b00010000）19、對(duì)于Verilog-HDL語(yǔ)言中的關(guān)鍵字，在建模時(shí)都必須（?。憽?0、if(a) out1<=int1; else out1<=int2;當(dāng)a= （1）執(zhí)行out1<=int1 ；當(dāng)a=（0） 執(zhí)行out1<=int2二、選擇題： 21、在verilog語(yǔ)言中整型數(shù)據(jù)與（   C ）位寄存器數(shù)據(jù)

5、在實(shí)際意義上是相同的。 A、 8   B、16    C、32   D、 64  22、大規(guī)模可編程器件主要有FPGA、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是（ C  ） 。  AFPGA全稱為復(fù)雜可編程邏輯器件；  BFPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；  C基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D在Altera公司生產(chǎn)的器件中，MAX7

6、000系列屬FPGA結(jié)構(gòu)。 23. 子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化（   B   ）。 流水線設(shè)計(jì)資源共享邏輯優(yōu)化串行化 寄存器配平關(guān)鍵 路徑法  A B  C  D 24、下列標(biāo)識(shí)符中，（ A）是不合法的標(biāo)識(shí)符。A、9moon  B、State0 C、Not_Ack_0

7、0; D、signall25、下列語(yǔ)句中，不屬于并行語(yǔ)句的是：（D  ） A、過(guò)程語(yǔ)句B、assign語(yǔ)句 C、元件例化語(yǔ)句D、case語(yǔ)句26、在verilog中，下列語(yǔ)句哪個(gè)不是分支語(yǔ)句？（  D ）  A.if-else  B、case C、casez  D、 repeat  27、下列標(biāo)示符哪些是合法的（ B ）A、$time B、_date C、8sum D、mux#28、如果線網(wǎng)類型變量說(shuō)明后未賦值，起缺省值是（ D ）A、x B、1 C、0 D、z 29、現(xiàn)網(wǎng)中

8、的值被解釋為無(wú)符號(hào)數(shù)。在連續(xù)賦值語(yǔ)句中，assign addr3:0=-3;addr被賦予的值是（A ）A、4b1101 B、4b0011 C、4bxx11 D、4bzz1130、reg7:0 mema255:0正確的賦值是（ A ）A、mema5=3d0,B、8 d0; C、1 b1; D、mema53:0=4 d131、“a=4 b11001,b=4 bx110”選出正確的運(yùn)算結(jié)果（ B ）A、a&b=0 B、a&&b=1 C、b&a=x D、b&&a=x32、時(shí)間尺度定義為timescale 10ns/100ps，選擇正確答案（ C ）A、

9、時(shí)間精度10ns B、時(shí)間單位100ps C、時(shí)間精度100ps D、時(shí)間精度不確定33、若a=9,執(zhí)行$display(“current value=%0b,a=%0d”,a,a)正確顯示為（ B ）A、current value=1001,a=09 B、current vale=1001,a=9 C、1001,9 D、current vale=00001001,a=934、aways begin #5 clk=0；#10 clk=clk;end產(chǎn)生的波形（ A ）A、占空比1/3 B、clk=1 C、clk=0 D、周期為1035、在Verilog中定義了宏名 define sum a+b

10、+c 下面宏名引用正確的是（ C ）A、out=sum+d; B、out=sum+d; C、out=sum+d; D、都正確37、已知 “a =1b1; b=3b'001;”那么a,b（  A    ）CDADC CBADD A、 4b'0011   B、3b'001   C、4b'1001   D、3b'101 39、請(qǐng)根據(jù)以下兩條語(yǔ)句的執(zhí)行：reg 7:0 A; A=2'hF

11、F;最后變量A中的值是（   A   ）A 、8'b0000_0011 B、 8'h03 C、 8'b1111_1111 D 、8'b1111111140、在verilog語(yǔ)言中，a=4b'1011，那么   &a=（D ）   A、4b'1011   B、4b'1111   C、1b'1   D、1b'0 41簡(jiǎn)要說(shuō)明仿真時(shí)阻

12、塞賦值與非阻塞賦值的區(qū)別1 非阻塞賦值方式(b<=a) 2.b的值被賦成新值a的操作，并不是立刻完成的，而是在塊結(jié)束時(shí)才完成的；硬件有對(duì)應(yīng)的電路。 3.阻塞賦值方式（b=a） 4.b的值立刻被賦成新值a；完成該賦值語(yǔ)句后才能執(zhí)行下一語(yǔ)句的操作，硬件沒(méi)有對(duì)應(yīng)的電路，因而綜合結(jié)果未知。 5.阻塞語(yǔ)句是在該語(yǔ)句結(jié)束是立即完成賦值語(yǔ)句操作，非阻塞賦值是在整個(gè)過(guò)程塊結(jié)束時(shí)才完成賦值操作。 42、EDA技術(shù)的主要特征有哪些？（自頂向下的設(shè)計(jì)方法 ）、（采用硬件描述語(yǔ)言 ）、（高層綜合和優(yōu)化 ）.（并行工程）、（ 開(kāi)放性和標(biāo)準(zhǔn)化 ）43、always語(yǔ)句和initial語(yǔ)句的關(guān)鍵區(qū)別是什么？能否相互嵌

13、套？Always是循環(huán)語(yǔ)句，initial只是執(zhí)行一次，它們不能鑲嵌。45、簡(jiǎn)述基于數(shù)字系統(tǒng)設(shè)計(jì)流程包括哪些步驟?(1)設(shè)計(jì)輸入，將設(shè)計(jì)的結(jié)構(gòu)和功能通過(guò)原理圖或硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)或編程，進(jìn)行語(yǔ)法或邏輯檢查，通過(guò)表示輸入完成，否則反復(fù)檢查到無(wú)任何錯(cuò)誤。 (2)邏輯綜合，將高層的設(shè)計(jì)描述自動(dòng)化轉(zhuǎn)化為較低層次描述過(guò)程，包括行為綜合，邏輯綜合和版圖綜合或結(jié)構(gòu)綜合，最后生成邏輯網(wǎng)表的過(guò)程。(3)布局布線，將綜合生成的電路網(wǎng)表映射到具體的目標(biāo)器件中，并產(chǎn)生最終可下載文件的過(guò)程。（4）仿真，就是按照邏輯功能的算法和仿真庫(kù)對(duì)設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證并排除錯(cuò)誤的過(guò)程，包括功能仿真和時(shí)序仿真。（5）編程配置，將適配

14、后生成的編程文件裝入到PLD器件的過(guò)程，根據(jù)不同器件實(shí)現(xiàn)編程或配置。46、采用結(jié)構(gòu)描述方法設(shè)計(jì)一個(gè)二進(jìn)制數(shù)字半加器，輸入數(shù)據(jù)ai與bi，并將和輸出到so，進(jìn)位輸出到co，給出詳細(xì)設(shè)計(jì)過(guò)程。 輸入 輸入 輸出 輸出 a1 b1 s0 c0 0 0 0 0 0 1 1 0 1 0 1 1 1 1 0 1so=a1b1+a1b1co=a1b1module half_adder(a1,b1,s0,c0);input a1,b1;outputs0,c0;xor(s0,a1,b1);and(c0,a1,bl);Endmodule 一選擇題 1在Verilog中，下列語(yǔ)句那個(gè)不是分支語(yǔ)句（ d）A if-e

15、lse Bcase Ccasez Drepeat2下列那些不是屬于基本門級(jí)原件（D）A nand Bnor Cand DRAM3已知“a=1b1；b=3b001；”那么a，b=(c)A 4b0011 B3b001 C4b1001 D3b1014下列標(biāo)識(shí)符中，-是不符合的標(biāo)識(shí)符（D）A 9moon BState0 CNot_ack_0 Dsignall5下列語(yǔ)句，不屬于并行語(yǔ)句的是（D)A 過(guò)程語(yǔ)句 Bassign語(yǔ)句 C元件例化語(yǔ)句 Dcase語(yǔ)句6 O,P,Q,R都是4bit的輸入矢量，下面那一種表達(dá)式是正確的（E）A pinput p3:0 Q,R ; Binput p,Q3:0 ;Cin

16、put p,Q3:0 ,Q3:0 ,R3:0 ;Dnput 3:0P ,3:0Q ,0:3 R ;Enput 3:0 ,P,Q ,R ;7請(qǐng)根據(jù)以下兩條語(yǔ)句的執(zhí)行，最后變量A中的值是（A)Reg7:0 A A=2hFFA 8;b0000,0011 B 8h03 C 8;b1111,0011 D 8;b1111,1111 二填空題目1 完整的條件語(yǔ)句將產(chǎn)生 組合邏輯電路 ，不完整的條件語(yǔ)句將產(chǎn)生時(shí)序邏輯電路。2阻塞性賦值符號(hào)是=，非阻塞性賦值符號(hào)是 <=。三程序題Verilog 代碼如下：module INST2yout，adder；Output7:0 yout；Input2:0 adde

17、r；assign yout0（-adder2&（-adder1）&（-adder0）；assign yout1=（-adder2&（-adder1）&（-adder0）；assign yout2=（-adder2&（-adder1）&（-adder0）；assign yout3=（-adder2&（-adder1）&（-adder0）；assign yout4=（-adder2&（-adder1）&（-adder0）；assign yout5=（-adder2&（-adder1）&（-adder0）

18、；assign yout6=（-adder2&（-adder1）&（-adder0）；assign yout7=（-adder2&（-adder1）&（-adder0）；endmodule功能：3-8譯碼器，高電平有效采用數(shù)據(jù)結(jié)構(gòu)描述方式設(shè)計(jì)一個(gè)二進(jìn)制半加器，輸入數(shù)據(jù)，a1和b1，并將輸出到s0，進(jìn)位輸出c0，輸出詳細(xì)設(shè)計(jì)過(guò)程。 輸入 輸入 輸出 輸出 a1 b1 s0 c0 0 0 0 0 0 1 1 0 1 0 1 1 1 1 0 1so=a1b1+a1b1co=a1b1module half_adder(a1,b1,s0,c0);input a1,b1;o

19、utputs0,c0;xor(s0,a1,b1);and(c0,a1,bl);Endmodule4 程序注釋，并說(shuō)明整個(gè)程序完成的功能。module AAA (a，b）；定義模塊名為AAA端為（a，b）output a；定義a為輸出端口input b；定義b為輸入端口，b為下位二進(jìn)制數(shù)reg2:0 sum;sum為寄存器變量類型，用于統(tǒng)計(jì)贊成的人數(shù)integer i；定義整型變量為循環(huán)變量reg a；定義a為寄存器變量always （b）過(guò)程語(yǔ)句，敏感變量為bbegin語(yǔ)句塊sum=0；sum的初值為0for（i=0；i<=b，i+1)for語(yǔ)句，統(tǒng)計(jì)b的個(gè)數(shù)if（bi) sum=sum

20、+1條件語(yǔ)句，只要有人投贊成票，則是sum加1if（sum2) a=1,else a=0;只要超過(guò)四個(gè)人贊成，則表示通過(guò)，若不到四個(gè)人，則表示不通過(guò)。endendmodule 邏輯功能（7個(gè)人投決表決器）4 根據(jù)下列給定的仿真輸入，輸出，波形圖形，說(shuō)明完成此功能的電路是什么功能，并寫出對(duì)應(yīng)的Verilog HDL描述程序（圖中clk，clr為輸入，q，c為輸出）module counter(clk,clr,q,c);input clk ,clr;output ret1:0 q;output c;always (posedge clk or negedge clr)beginif(dr） q&l

21、t;=2ho;elsebeginif(2h3=q)q<=2ho;else q<=q+2ho;endendassign c=(2h3=q)endmodule5 編程實(shí)現(xiàn)帶同步清零，同步置一的D觸發(fā)器。module D_EF(q,qn,d,clk,reset,set);input d,clk,set,reset;output q,qn;always (posedge clk)beginif(!reset)begin q<=0;qn<=1；end同步清零（高電平有效）else If(!set)begin q<=1;qn<=1；end同步置一（高電平有效）else

22、begin q<=d;qn<=d；endendendmodule6描述一個(gè)異步清零D觸發(fā)器module D_EF(q,qn,d,clk,reset,set);input d,clk,set,reset;output q,qn;always (clk or negedge set or negedge reset)beginif(!reset)begin q<=0;qn<=1；end異步清零（低電平有效）else If(!set)begin q<=1;qn<=1；end異步置一（低電平有效）else begin q<=d;qn<=d；endende

23、ndmodule7標(biāo)注各語(yǔ)句功能，指出整個(gè)程序完成的電路功能。module dff_syn(q,qn,d,clk,reset,set);定義模塊input d,clk,set,reset;定義輸入端口output q,qn;定義輸出端口always (posedge clk)對(duì)clk信號(hào)上升沿有效beginif(reset)begin q<=1b0;qn<=1b1；end同步清零，低電平有效else If(set)begin q<=1b1;qn<=1b0；end同步置一，低電平有效else begin q<=d;qn<=d；end q輸出為q。Qn輸出為非d

24、endendmodule模塊結(jié)束8采用結(jié)構(gòu)描述方法設(shè)計(jì)一個(gè)二進(jìn)制數(shù)字比較器，比較輸入數(shù)據(jù)a與b的大小，并分別輸出x，y，z給出詳細(xì)的設(shè)計(jì)過(guò)程。module bjq(a,b,x,y,z)input 1:0a;input 1:0b;output x,y,z;wire a,b,not_ab;not(not_a,a）；not(not_b,b）；and(ab,a,b);and(not_ab,not_a,not_b);or(x,ab,not_ab);and(y,not_a,b);and(z,a,not_b);endmodule9 采用結(jié)構(gòu)描述方法設(shè)計(jì)一個(gè)三人競(jìng)選數(shù)字電路，輸入數(shù)據(jù)2:0,要求2人以上為1表

25、示通過(guò)，且輸出為1，否則輸出相反，給出詳細(xì)設(shè)計(jì)過(guò)程。y=ab+ac+bcmodule three(x,y);input2:0 x;outputy;wire a,b, c;and(a,x0,x1);and(b,x1,x2);and(c,x1,x0);or(y,a,b,c)endmodule四 程序設(shè)計(jì)1設(shè)計(jì)兩個(gè)兩位全加器信號(hào)關(guān)系及實(shí)現(xiàn)四位全加器的功能部分程序。module add2(ai,bi,ci,sum,cout);input 1:0ai,bi;input ci;output 1:0sum;reg1:0sum;output cout;reg cout;always (ai,bi,ci)cou

26、t,sum=ai+bi+ci;endmodule module add4(a,b,c,sum,cout);input 3:0ai,b;input c;output 3:0sum4output cout4;wire c0;add4 U1(a1:0,b1:0,c1:0,sum41:0);add4 U2(a1:0,b1:0,c1:0,cout4,sum3:0);endmodule 2設(shè)計(jì)一個(gè)全加器module full_add(a,b,ci,sum,c0);input a,b,ci;output sum,c0;assign sum=a b ci;assign co=(a&b) | (b&am

27、p;c) | (c&a);endmodule3 設(shè)計(jì)一個(gè)分頻器module div1hz (clk_50m,rst_n,clk_1);input clk_50m;input rst_n;output clk_1;reg clk_1;reg 24:0 cout;always (posedge clk_50m or negedge)beginif(!rst_n)begincount <= 25d0;clk_1 <= 1b0;endelsebeginif(count =25d99)begincount <= 25d0;clk_1<= clk_1;endelsecount <= count + 1b1;endendendmodule 4 單燈閃爍module sinled (clk_50M,rst_n,dataout);input clk_50M;input rst_n;output dataout;reg dataout;reg 24:0 count;always (posedge clk_50M or negedge rst_n)beginif(!rst_n)count <= 1b0;count <=count+1;endalways (posedge clk_50M or negedge rst_n)begi