實(shí)時(shí)信號(hào)處理系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

1、實(shí)時(shí)信號(hào)處理系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)實(shí)時(shí)信號(hào)處理系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)課程目標(biāo)l了解 實(shí)時(shí)信號(hào)處理的概念、技術(shù)和發(fā)展趨勢(shì)l掌握 算法從通用計(jì)算環(huán)境移植到VLSI結(jié)構(gòu)的方法l重點(diǎn) 基于FPGA的數(shù)字信號(hào)處理系統(tǒng)的設(shè)計(jì)和實(shí)現(xiàn)技術(shù)l學(xué)時(shí)：40（第110周）相關(guān)課程l基礎(chǔ)課程 數(shù)字電路設(shè)計(jì)，信號(hào)與系統(tǒng) 數(shù)字信號(hào)處理理論 可編程邏輯器件與EDA技術(shù) 硬件描述語(yǔ)言（VHDL或Verilog）l后續(xù)課程 VLSI數(shù)字信號(hào)處理系統(tǒng)設(shè)計(jì) 嵌入式實(shí)時(shí)信號(hào)處理技術(shù)及應(yīng)用實(shí)踐 信號(hào)與信息處理和電子與通信工程專業(yè)研究生學(xué)位課教材lDigital Signal Processing with FPGA (3rd Edition), Uwe

2、 Meyer-Baese, Springer, 2007l第2版中譯本：數(shù)字信號(hào)處理的FPGA實(shí)現(xiàn)，劉凌 譯，清華大學(xué)出版社，2006參考書目（1）lVLSI Digital Signal Processing Systems Design and Implementation, keshab K. Parhi, Wiley, 1999l中譯本：VLSI數(shù)字信號(hào)處理系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)，陳弘毅 等譯，機(jī)械工業(yè)出版社，2004參考書目（2）l實(shí)時(shí)信號(hào)處理-信號(hào)處理系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)，J.G.Ackenhusen著，李玉柏 等譯，電子工業(yè)出版社，2002lVLSI數(shù)字信號(hào)處理-設(shè)計(jì)與實(shí)現(xiàn)，張欣 著，科學(xué)出

3、版社，2003l無線通信FPGA設(shè)計(jì)，田耘 等編， 電子工業(yè)出版社，2008講授內(nèi)容安排l1.緒論 數(shù)字信號(hào)處理與FPGA，數(shù)字信號(hào)處理的技術(shù)要求、設(shè)計(jì)與實(shí)現(xiàn)l2.數(shù)字系統(tǒng)與基本算術(shù)單元設(shè)計(jì) 數(shù)字表示法，加法器、乘法器和除法器設(shè)計(jì)，浮點(diǎn)運(yùn)算實(shí)現(xiàn)，MAC和SOPl3.數(shù)字濾波器設(shè)計(jì) FIR濾波器，IIR濾波器l4.多采樣率信號(hào)處理l5. Fourier變換 DFT，F(xiàn)FT，DCT第第1章章 緒論緒論I. VLSI數(shù)字信號(hào)處理概述數(shù)字信號(hào)處理系統(tǒng)數(shù)字信號(hào)處理系統(tǒng)的VLSI設(shè)計(jì)目標(biāo)l數(shù)字信號(hào)處理系統(tǒng)的設(shè)計(jì)目標(biāo) 以最佳的速度、功耗和面積等技術(shù)指標(biāo)實(shí)現(xiàn)復(fù)雜的信號(hào)處理運(yùn)算。l數(shù)字信號(hào)處理系統(tǒng)VLSI設(shè)計(jì)目

4、標(biāo) 充分利用硬件電路直接完成數(shù)字信號(hào)處理所具有的高速優(yōu)勢(shì)，形成高性能的全硬件數(shù)學(xué)信號(hào)處理系統(tǒng)。系統(tǒng)實(shí)時(shí)性（1）l將數(shù)字信號(hào)處理系統(tǒng)的功能定義為一個(gè)變換Tj，對(duì)輸入信號(hào)xi（n）進(jìn)行處理，得到輸出信號(hào)yj（m）。 jjymTx n系統(tǒng)實(shí)時(shí)性（2）lTc LTx時(shí)輸入和相應(yīng)輸出的定時(shí)關(guān)系 Tc 小于幀持續(xù)時(shí)間，前一幀的計(jì)算要在下一幀的最后一個(gè)樣本到達(dá)之后才能完成，輸出會(huì)越來越落后于輸入系統(tǒng)實(shí)時(shí)性（4）l實(shí)時(shí)概念 如果在使用變換Tj計(jì)算每個(gè)輸出樣本yj（m）的時(shí)候，完成計(jì)算所需時(shí)間不超過對(duì)輸出yj（m）有影響的所有xi（n）的持續(xù)時(shí)間，則稱該系統(tǒng)是實(shí)時(shí)的。 核心意義：實(shí)時(shí)系統(tǒng)的基本要求就是對(duì)xi（n

5、）進(jìn)行的計(jì)算Tj必須在特定時(shí)間內(nèi)完成，這個(gè)時(shí)間就是樣本集xi（n）的持續(xù)時(shí)間。l實(shí)時(shí)處理的判別條件 1.輸入樣本周期Tx 2.變換Tj的復(fù)雜度 3.完成變換的計(jì)算速度數(shù)據(jù)驅(qū)動(dòng)特性 數(shù)據(jù)驅(qū)動(dòng)特性一旦所有的數(shù)據(jù)準(zhǔn)備好，DSP系統(tǒng)中任何子任務(wù)或計(jì)算皆可執(zhí)行。系統(tǒng)由數(shù)據(jù)流而非系統(tǒng)時(shí)鐘進(jìn)行同步。lDSP系統(tǒng)可以用不需要全局時(shí)鐘的異步電路實(shí)現(xiàn)。非中止性 1 12for ntoy na x nb x nc x nend數(shù)字信號(hào)處理應(yīng)用典型數(shù)字信號(hào)處理算法l卷積，相關(guān)和數(shù)字濾波器l隨機(jī)梯度和最小均方差自適應(yīng)濾波器l快匹配算法和離散余弦變換 (DCT)運(yùn)動(dòng)估計(jì)l矢量量化圖像處理和壓縮lViterbi算法動(dòng)態(tài)規(guī)劃

6、l抽取和插值多速率信號(hào)處理l小波和濾波器組數(shù)字信號(hào)處理應(yīng)用的發(fā)展VLSI數(shù)字信號(hào)處理系統(tǒng)的優(yōu)勢(shì)l通用結(jié)構(gòu)器件實(shí)現(xiàn)（通用可編程處理器 （GPP）和DSP 處理器） 軟件計(jì)算系統(tǒng) 利用軟件和相應(yīng)的計(jì)算邏輯電路完成信號(hào)處理計(jì)算，算法易于實(shí)現(xiàn)； 串行，無法實(shí)現(xiàn)并行處理； 靈活性（通用性）好，但限制數(shù)字信號(hào)處理速度； 一般用作主控制器。l專用結(jié)構(gòu) (全定制VLSI電路) 實(shí)現(xiàn)速度、結(jié)構(gòu)和功耗的整體優(yōu)化； 功能針對(duì)算法專門設(shè)計(jì)； 并行計(jì)算結(jié)構(gòu)，系統(tǒng)處理速度提高； 靈活性（通用性）差，價(jià)格競(jìng)爭(zhēng)優(yōu)勢(shì)弱； 一般用作協(xié)處理器。數(shù)字信號(hào)處理系統(tǒng)性能衡量標(biāo)準(zhǔn)l所需的硬件電路資源或軟件空間l由數(shù)據(jù)吞吐量和時(shí)鐘頻率決定的

7、運(yùn)行速度l實(shí)現(xiàn)既定任務(wù)所需的功耗l有限字長(zhǎng)效應(yīng) 由量化和四舍五入造成 CMOS工藝進(jìn)展性能鴻溝?。?）l隨著應(yīng)用需求的不斷提升，以及算法復(fù)雜度的不斷增高，對(duì)更高性能的信號(hào)處理器的需求不斷增加，傳統(tǒng)的固定架構(gòu)的DSP處理器無法應(yīng)對(duì)；l在處理復(fù)雜度不斷提升的算法的高性能模塊時(shí)，需要采用DSP協(xié)處理器。 性能鴻溝?。?）面積速度功耗的折衷考慮 三維優(yōu)化 (面積，速度，功耗) 實(shí)現(xiàn)預(yù)期的速度面積功率折衷 功耗 延遲減低技術(shù)通過低電壓操作提高速度和降低功耗； 由于乘法運(yùn)算在信號(hào)處理中占主導(dǎo)地位，減少乘法的操作次數(shù)至關(guān)重要（通過強(qiáng)度縮減實(shí)現(xiàn)）。 2PC Vf并行處理機(jī)制l采用并行處理加快處理速度（性能）

8、模塊顆粒度 工作（job），任務(wù)（Task），過程（Process），變量（Variable），位（Bit） 并發(fā)控制 中央控制（編程） 數(shù)據(jù)驅(qū)動(dòng)l數(shù)據(jù)流,l需求驅(qū)動(dòng) 通信過程 專業(yè)網(wǎng)絡(luò)結(jié)構(gòu) 共享存儲(chǔ)器 問題規(guī)模 模塊數(shù) 內(nèi)存大小 鴻溝解決方案l更高高性能的通用處理器 實(shí)質(zhì)上為一種軟件計(jì)算系統(tǒng)利用軟件和硬件輔助邏輯實(shí)現(xiàn)信號(hào)處理計(jì)算。l性能更高的定制VLSI電路 靈活性（易變性）差，價(jià)格競(jìng)爭(zhēng)力弱。lFPGA非常適合彌補(bǔ)復(fù)雜算法和處理器之間存在的性能鴻溝 能實(shí)現(xiàn)并行處理，具有極高性能的信號(hào)處理能力； 體系結(jié)構(gòu)靈活，實(shí)現(xiàn)風(fēng)險(xiǎn)較低； 允許設(shè)計(jì)移植，以處理不斷變化的設(shè)計(jì)需求； 開發(fā)人員可創(chuàng)建一個(gè)定制的、

9、與眾不同的解決方案 ； 價(jià)格下降空間較大； 從功能實(shí)現(xiàn)角度計(jì)算，功耗較低。 可用設(shè)計(jì)資源：IP核典型DSP系統(tǒng)設(shè)計(jì)流程規(guī)范 / 標(biāo)準(zhǔn)浮點(diǎn)系統(tǒng)模型定點(diǎn)系統(tǒng)模型定點(diǎn)硬件模型物理實(shí)現(xiàn)描述系統(tǒng)功能的文檔C, Matlab, Simulink等代碼浮點(diǎn)代碼被轉(zhuǎn)化為定點(diǎn)的C, Matlab, Simulink代碼，然后對(duì)照浮點(diǎn)模型做誤差分析和性能比對(duì)。用VHDL或Verilog實(shí)現(xiàn)的定點(diǎn)系統(tǒng)模型，該模型可由EDA工具（高層次綜合工具、Xilinx System Generator等）或手工實(shí)現(xiàn)。在FPGA或ASIC平臺(tái)上實(shí)現(xiàn)基本分析和設(shè)計(jì)方法l基本流程： 需求分析算法分析和設(shè)計(jì)系統(tǒng)結(jié)構(gòu)設(shè)計(jì)實(shí)現(xiàn)與調(diào)試l算法

10、分析 目標(biāo)：建立滿足處理速度和功耗要求，同時(shí)具有最小結(jié)構(gòu)的電路系統(tǒng)結(jié)構(gòu)。 區(qū)別于通用結(jié)構(gòu)器件：保證速度和優(yōu)化軟件和存儲(chǔ)器需求l結(jié)構(gòu)設(shè)計(jì) 目標(biāo)：通過數(shù)字電路結(jié)構(gòu)完成算法的運(yùn)算結(jié)構(gòu) 結(jié)構(gòu)設(shè)計(jì)完全以算法結(jié)構(gòu)為核心，以數(shù)字電路為目標(biāo)。 區(qū)別于通用結(jié)構(gòu)器件：計(jì)算系統(tǒng)固定，以組織指令實(shí)現(xiàn)算法軟件結(jié)構(gòu)為目標(biāo)。核心實(shí)現(xiàn)技術(shù)l算法分析 針對(duì)系統(tǒng)設(shè)計(jì)目標(biāo)，尋找適合用簡(jiǎn)單數(shù)字邏輯電路實(shí)現(xiàn)的計(jì)算方法。 計(jì)算結(jié)構(gòu)分析尋找計(jì)算過程的優(yōu)化方法，降低計(jì)算復(fù)雜度 算子機(jī)構(gòu)分析尋找算子合并或分解的可能性，找出最簡(jiǎn)單的算子模塊電路 注意：必須以數(shù)字電路為基本出發(fā)點(diǎn)，才能得到正確的分析結(jié)果！核心實(shí)現(xiàn)技術(shù)l計(jì)算結(jié)構(gòu)設(shè)計(jì) 算法分析的結(jié)構(gòu)

11、為計(jì)算結(jié)構(gòu)設(shè)計(jì)提供了電路的核心結(jié)構(gòu)，是電路最簡(jiǎn)設(shè)計(jì)的依據(jù) 計(jì)算結(jié)構(gòu)設(shè)計(jì)必須滿足信號(hào)處理速度要求實(shí)現(xiàn)算法的基本保證l電路設(shè)計(jì) 依據(jù)計(jì)算結(jié)構(gòu)設(shè)計(jì)的結(jié)果，找出滿足結(jié)構(gòu)設(shè)計(jì)要求的數(shù)字電路 滿足速度和功耗要求II. FPGA技術(shù)VLSI電路分類現(xiàn)場(chǎng)可編程邏輯l現(xiàn)場(chǎng)可編程邏輯Field-Programmable Logic（FPL）分類 小顆粒度 門海（Sea of gates） 中顆粒度 FPGA，F(xiàn)ield Programmable Logic Array 大顆粒度 CPLD，Complex programmable Logic DeviceFPGA和CPLD結(jié)構(gòu)FPGACPLD現(xiàn)場(chǎng)可編程邏輯陣列 F

12、PGA（1）l可配置邏輯資源 可配置邏輯塊（Configurable logic Blocks，CLBs) 基本功能單元 一般以整列形成遍布整個(gè)芯片F(xiàn)PGA（2） I/O 塊(I/O Blocks，IOBs) 內(nèi)部邏輯和外部封裝引腳的接口電路. 互聯(lián)資源 布線通道 CLB 和 IOB 之間的布線通道 包括各種長(zhǎng)度的連線和可編程連接開關(guān)，將各個(gè)可編程邏輯塊或I/O塊連接起來，構(gòu)成特定功能的電路FPGA（3）l主要生產(chǎn)廠商 Xilinx, Altera 市場(chǎng)領(lǐng)導(dǎo)者和長(zhǎng)期競(jìng)爭(zhēng)對(duì)手 其他廠商 Lattice Semiconductor (基于flash, 基于SRAM) Actel (反熔絲, 基于f

13、lash, 混合信號(hào)產(chǎn)品) SiliconBlue Technologies (低功耗) Achronix (SPEEDSTER SD60 RAM based, 1.5 GHz fabric speed) QuickLogic (主打重點(diǎn)客戶特定標(biāo)準(zhǔn)產(chǎn)品, 非通用 FPGAs)Xilinx CLBXilinx Logic CellXilinx Virtex-II Pro FPGA 體系結(jié)構(gòu)體系結(jié)構(gòu)Xilinx Virtex-II CLB 一個(gè)Virtex-II CLB 包含4個(gè) slice (Virtex / Spartan 系列每個(gè)CLB有2個(gè)slices)。 數(shù)字邏輯設(shè)計(jì)在slice內(nèi)完成

14、。 CLB內(nèi)的Slice是互聯(lián)的，并通過開關(guān)矩陣和其它的CLB進(jìn)行連接。 Cin 和 Cout 信號(hào)：用于算術(shù)功能實(shí)現(xiàn)。 1個(gè)slice可實(shí)現(xiàn)1個(gè) 2-bit 全加器，這樣1個(gè)CLB可以實(shí)現(xiàn)2個(gè)獨(dú)立的 4-bit 全加器 。Xilinx Virtex-II Slice（1）Xilinx Virtex-II Slice （上半部）（上半部）Xilinx Virtex-II Slice（2）l查找表（ Look Up Table，LUT）實(shí)現(xiàn)任意 4 輸入布爾運(yùn)算FPGA中的邏輯操作就是由 4 輸入查找表來完成。l寄存器（ register）用于實(shí)現(xiàn)同步邏輯；lMUX和 CY 用于實(shí)現(xiàn)信號(hào)路由；l

15、算術(shù)邏輯（Arithmetic Logic）可用于實(shí)現(xiàn)高效乘法運(yùn)算。lLUT也可以作為RAM使用RAM16 1個(gè) LUT 可以存儲(chǔ)16 bit，可當(dāng)做1個(gè) 161 RAM使用； 2個(gè) LUT 可以形成1個(gè)321 單口RAM 或1個(gè) 161 雙口RAM； 1片Virtex-II Pro有 55,616 個(gè)slice，則其上共有55,616 2 LUT 16 bit = 1,738 Kb 的分布式 RAM; 在FPGA的任意區(qū)域上創(chuàng)建小的RAM的能力對(duì)于實(shí)現(xiàn)DSP系統(tǒng)非常有用。lLUT 還可以實(shí)現(xiàn)1 個(gè)16-bit 移位寄存器 SRL16 SRL16和與LUT相連接的寄存器相結(jié)合后，可在slice

16、的半部實(shí)現(xiàn)17 個(gè)時(shí)鐘的延時(shí)。 SRL16可以通過級(jí)聯(lián)獲得更長(zhǎng)的延時(shí)。Xilinx Virtex-II 塊塊RAMlXilinx Virtex-II 上分布有若干個(gè)專用的 18 Kb (bit) 塊RAM。 XC2VP125帶有556個(gè)塊RAM，總共有556 18 = 10,008 Kb 塊RAM。l塊RAM可在FPGA進(jìn)行配置時(shí)進(jìn)行寫操作，或在邏輯操作時(shí)進(jìn)行讀/寫操作。 l塊RAM 可以是單口或雙口Xilinx Virtex-II 嵌入式乘法器嵌入式乘法器 嵌入式乘法被安排在CLB之間的縱列中。乘法器為 18 18 bit，并且和塊RAM相鄰，以便于存儲(chǔ)數(shù)據(jù)。 運(yùn)行速度快，超過 300MHz

17、。 將嵌入式乘法器和LUT相結(jié)合可實(shí)現(xiàn)MAC單元。 通過級(jí)聯(lián)可實(shí)現(xiàn)較大位寬乘法運(yùn)算。Xilinx XtremeDSPl從 Virtex 4 系列開始，Xilinx推出了在FPGA上實(shí)現(xiàn)高速DSP運(yùn)算的DSP48 模塊. Spartan-3A ： DSP48A 模塊 Virtex 5 : DSP48E 模塊l基本來講， DSP48 模塊是1個(gè)帶有某些特性的乘累加運(yùn)算核心。Xtreme DSP互聯(lián)lDSP48和塊RAM之間具有專用的互聯(lián)，以防止出現(xiàn)互聯(lián)帶寬不足問題。DSP48 Slice: Virtex 4DSP48E Slice : Virtex5DSP48 功能lDSP48 slice的數(shù)學(xué)計(jì)

18、算部分包含1個(gè)18-bit18-bit 2的補(bǔ)碼（2C）乘法器，其后連接 3個(gè)48-bit 數(shù)據(jù)通道多路選擇器（輸出為X，Y和 Z），多路選擇器的輸出與1個(gè)3輸入 48-bit 加（減）法器相連。lDSP48 slice 的數(shù)據(jù)和控制輸入給到算術(shù)部分，或者有選擇地寄存1到2次，以協(xié)助構(gòu)建流水線結(jié)構(gòu)。 數(shù)據(jù)輸入A 和 B 可以被寄存1到2次。 其它的數(shù)據(jù)輸入和控制輸入可以被寄存1次。l采用流水線寄存器時(shí)，運(yùn)行速度可達(dá)500 MHz 。Adder Out = (Z (X + Y + CIN) DSP48 簡(jiǎn)圖DSP48 的數(shù)學(xué)計(jì)算功能lDSP48 可以完成的數(shù)學(xué)計(jì)算功能有： 加減法 累加 乘法 乘

19、累加 多路選擇 桶形移位寄存器 Counter 除法 (多個(gè)時(shí)鐘周期) 平方根 (多個(gè)時(shí)鐘周期)l可以實(shí)現(xiàn)的濾波器： 串行FIR濾波器 (Xilinx 稱之為MACC濾波器) 并行FIR濾波器 半并行FIR濾波器 多速率FIR濾波器MACC 濾波器l96個(gè)系數(shù)l最大輸入采樣率最大輸入采樣率= = 時(shí)鐘頻率時(shí)鐘頻率 / / 抽頭個(gè)數(shù)抽頭個(gè)數(shù)對(duì)稱 MACC 濾波器l線性相位，系數(shù)對(duì)稱。l最大輸入采樣率最大輸入采樣率= = 時(shí)鐘頻率時(shí)鐘頻率 / / （抽頭個(gè)數(shù)（抽頭個(gè)數(shù)/2)/2)復(fù)雜可編程邏輯器件 CPLD（1）l一種復(fù)雜度介于PAL和FPGA之間的可編程邏輯器件，體系結(jié)構(gòu)上同時(shí)具有PAL和FPG

20、A的特性。l包含二類可編程資源： 可編程邏輯宏單元Logic Macro Cell（LMC） 圍繞中心的可編程互連矩陣單元組成，邏輯結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的I/O單元互連結(jié)構(gòu)，可根據(jù)需要生成特定的電路結(jié)構(gòu) 可編程互連矩陣Programmable Interconnection Arrays（PIA） 將各個(gè)LMC連接起來構(gòu)成特定功能的電路 采用固定長(zhǎng)度的金屬線進(jìn)行各邏輯塊的互連，邏輯電路具有時(shí)間可預(yù)測(cè)性，避免了分段式互連結(jié)構(gòu)時(shí)序不完全預(yù)測(cè)的缺點(diǎn)l較常用的有Xilinx公司的EPLD和Altera公司的CPLDCPLD（2）l和PAL相同的特性： 具有非易失性配置存儲(chǔ)內(nèi)存，不同于FPGA需要外部

21、配置用ROM存儲(chǔ)器，可在系統(tǒng)上電啟動(dòng)同時(shí)具備功能。 大部分傳統(tǒng)的CPLD器件中，布線對(duì)內(nèi)部邏輯塊和外部引腳連接的輸入和輸出信號(hào)進(jìn)行約束，減少內(nèi)部狀態(tài)存儲(chǔ)和深層次邏輯和外部環(huán)境直接接觸的機(jī)會(huì)。 CPLD（3）l和FPGA相同的特性： 可用邏輯門數(shù)量大 CPLD通常有幾千到上萬個(gè)的邏輯門，可以實(shí)現(xiàn)中等復(fù)雜度數(shù)據(jù)處理應(yīng)用。而PAL最多有幾百個(gè)邏輯門，F(xiàn)PGA的邏輯門數(shù)量一般為幾萬到幾百萬之間。 具有比積之和更靈活的邏輯機(jī)制，包括宏單元之間的復(fù)雜反饋路徑，以及便于實(shí)現(xiàn)如整數(shù)算術(shù)運(yùn)算的各種常用功能的專門邏輯。l 著名CPLD生產(chǎn)廠商 Atmel Cypress Semiconductor Lattice

22、 Semiconductor Xilinx - EPLDFPGA和CPLD之間的區(qū)別（1）l設(shè)計(jì)目標(biāo) FPGA的觸發(fā)器豐富，適于實(shí)現(xiàn)時(shí)序邏輯； CPLD的觸發(fā)器較少，乘積項(xiàng)豐富，適于實(shí)現(xiàn)組合邏輯。l布線結(jié)構(gòu) CPLD 連續(xù)式布線結(jié)構(gòu)，時(shí)序延遲具有可預(yù)測(cè)性； FPGA 分段式布線結(jié)構(gòu)，時(shí)序延遲不可預(yù)測(cè)。lFPGA 比 CPLD 具有更好的編程靈活性 CPLD 通過修改具有固定內(nèi)連電路的邏輯功能來編程（邏輯塊級(jí)）； FPGA 通過改變內(nèi)部連線的布線來編程（邏輯門級(jí)） 。FPGA和CPLD區(qū)別（2）lFPGA的集成度比CPLD高,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)lCPLD的速度比FPGA快 FPGA是

23、門級(jí)編程,并且CLB之間采用分布式互聯(lián) CPLD是邏輯塊級(jí)編程,并且其邏輯塊之間采用集總式互聯(lián)lCPLD比FPGA使用起來更方便。 CPLD編程采用E2PROM或Flash技術(shù),無需外部存儲(chǔ)器芯片,使用簡(jiǎn)單。 FPGA的編程信息需存放在外部存儲(chǔ)器上,使用復(fù)雜。FPGA和CPLD區(qū)別（3）l在編程方式上不同 CPLD主要是基于E2PROM或Flash存儲(chǔ)器編程 編程次數(shù)可達(dá)1百萬次，優(yōu)點(diǎn)是系統(tǒng)斷電時(shí)編程信息也不丟失 可分為在編程 器上編程和在系統(tǒng)編程兩類 FPGA大部分是基于SRAM編程 編程信息在系統(tǒng)斷電時(shí)丟失，每次上電時(shí)需從器件外部將編程數(shù)據(jù)重新寫入SRAM中 優(yōu)點(diǎn)：可以編程任意次，可在工作中快速編程,從而實(shí)現(xiàn)板級(jí)和系統(tǒng)級(jí)的動(dòng)態(tài)配置lCPLD保密性好，F(xiàn)PGA保密性差。lCPLD的功耗要比FPGA大，且集成度越高越明顯FPGA與PDSPlPDSPProgrammable Digital Signal Processor 基于復(fù)雜指令集的哈佛結(jié)構(gòu)，包含至少