集成DAC和ADC的原理與組成

1、 從模擬信號到數(shù)字信號的轉(zhuǎn)換稱為模從模擬信號到數(shù)字信號的轉(zhuǎn)換稱為模/ /數(shù)轉(zhuǎn)換數(shù)轉(zhuǎn)換（簡稱（簡稱A/DA/D轉(zhuǎn)換），實現(xiàn)模轉(zhuǎn)換），實現(xiàn)模/ /數(shù)轉(zhuǎn)換的電路叫做數(shù)轉(zhuǎn)換的電路叫做A/DA/D轉(zhuǎn)轉(zhuǎn)換器（簡稱換器（簡稱ADCADC）。）。 從數(shù)字信號到模擬信號的轉(zhuǎn)換稱為數(shù)從數(shù)字信號到模擬信號的轉(zhuǎn)換稱為數(shù)/ /模轉(zhuǎn)換模轉(zhuǎn)換（簡稱（簡稱D/AD/A轉(zhuǎn)換），實現(xiàn)數(shù)轉(zhuǎn)換），實現(xiàn)數(shù)/ /模轉(zhuǎn)換的電路稱為模轉(zhuǎn)換的電路稱為D/AD/A轉(zhuǎn)轉(zhuǎn)換器（簡稱換器（簡稱DACDAC）。）。l 典型的數(shù)字控制系統(tǒng)框圖典型的數(shù)字控制系統(tǒng)框圖6-1 集成數(shù)模轉(zhuǎn)換器（集成數(shù)模轉(zhuǎn)換器（DAC）DAC:DAC: 把輸入的數(shù)字量變換成與之成

2、一定比例的模擬量。把輸入的數(shù)字量變換成與之成一定比例的模擬量。102niiiREFREFADKVKDVv特點：特點：電流相電流相加型，加型， 電阻取電阻取值太多。值太多。數(shù)模轉(zhuǎn)換器數(shù)模轉(zhuǎn)換器數(shù)字量和模擬量的關(guān)系數(shù)字量和模擬量的關(guān)系6-1-1 6-1-1 常用常用D/AD/A換器技術(shù)換器技術(shù)6-1-2 6-1-2 集成集成DACDAC的組成的組成6-1-3 DAC6-1-3 DAC的主要技術(shù)參數(shù)的主要技術(shù)參數(shù)6-1-4 6-1-4 集成集成DACDAC芯片的選擇芯片的選擇6-1-5 6-1-5 典型集成典型集成DACDAC應(yīng)用舉例應(yīng)用舉例6-1 集成數(shù)模轉(zhuǎn)換器（集成數(shù)模轉(zhuǎn)換器（DAC）6-1-1

3、 6-1-1 常用常用D/AD/A轉(zhuǎn)換技術(shù)轉(zhuǎn)換技術(shù)一、權(quán)電阻網(wǎng)絡(luò)一、權(quán)電阻網(wǎng)絡(luò)DACDAC模擬開關(guān)，模擬開關(guān)，D Di i0 0，開關(guān)斷開，開關(guān)斷開；D Di i1 1，開關(guān)接通，開關(guān)接通。電流電壓電流電壓變換器變換器權(quán)電阻網(wǎng)絡(luò)，權(quán)電阻網(wǎng)絡(luò)，阻值與該位的阻值與該位的權(quán)系數(shù)成反比權(quán)系數(shù)成反比。 基準電壓基準電壓 iniinREFoFDVvRR222/10時：當(dāng)特點：特點：電流相加型，電流相加型， 電阻取值太多。電阻取值太多。理想集成運放工作在理想集成運放工作在線性區(qū)的兩個重要特線性區(qū)的兩個重要特點：虛短、虛斷點：虛短、虛斷)2D2D2D2(DR2UI001122333REF00112233iDi

4、DiDiDI根據(jù)疊加原理根據(jù)疊加原理二、二、T T型電阻網(wǎng)絡(luò)型電阻網(wǎng)絡(luò)DACDAC在理想情況下，該電路有如下特點：在理想情況下，該電路有如下特點： l 不論網(wǎng)絡(luò)中開關(guān)是接地或接不論網(wǎng)絡(luò)中開關(guān)是接地或接VREFVREF，網(wǎng)絡(luò)中，網(wǎng)絡(luò)中P P0 0、P Pl l、P P2 2、P P3 3向向 左看或向右看的等效電阻均為左看或向右看的等效電阻均為 2R2R，且網(wǎng)絡(luò)在，且網(wǎng)絡(luò)在點處的輸出點處的輸出 電阻總是一個恒定值，其值為電阻總是一個恒定值，其值為3R3R。 l 網(wǎng)絡(luò)中網(wǎng)絡(luò)中S Si i開關(guān)接通開關(guān)接通V VREFREF，而其它開關(guān)接地時，該位支路注入，而其它開關(guān)接地時，該位支路注入 點的電流與本

5、位二進制的權(quán)成正比。點的電流與本位二進制的權(quán)成正比。30iii4REF001122334REF001122332DR32V)2D2D2D2D(R32VIDIDIDIDI支路等效電路支路等效電路 時：當(dāng)R3RF30iii4REFFO2D2VRIVn n位位T T形電阻網(wǎng)絡(luò)，其輸出電壓表達式為：形電阻網(wǎng)絡(luò)，其輸出電壓表達式為：1n0iiinREFO2D2VV特點：特點：電流相加型，電流相加型， 電阻取值相等電阻取值相等, , 流過開關(guān)的電流變化較大。流過開關(guān)的電流變化較大。 iniinREFoDVv223210特點：特點：電壓相加型，電壓相加型， 流過開關(guān)的電流變化流過開關(guān)的電流變化較大。較大。三

6、、倒三、倒T T型電阻網(wǎng)絡(luò)型電阻網(wǎng)絡(luò)DACDACiniinREFoFDVvRR2210時：當(dāng)特點：特點：電流相加型，開關(guān)的接觸電阻影響轉(zhuǎn)換精度。電流相加型，開關(guān)的接觸電阻影響轉(zhuǎn)換精度。特點：特點：為了克服模擬開關(guān)的導(dǎo)通電阻對為了克服模擬開關(guān)的導(dǎo)通電阻對DACDAC的轉(zhuǎn)換精度的轉(zhuǎn)換精度的影響，引入了電流激勵型的影響，引入了電流激勵型DACDAC。用恒定電流源。用恒定電流源I IREFREF，使，使注入各支路的電流為恒定值，模擬開關(guān)用電流開關(guān)，這注入各支路的電流為恒定值，模擬開關(guān)用電流開關(guān)，這種開關(guān)工作在放大狀態(tài)，而不是工作在飽和狀態(tài)，從而種開關(guān)工作在放大狀態(tài)，而不是工作在飽和狀態(tài)，從而減小了開關(guān)

7、轉(zhuǎn)換的延遲時間，提高了工作速度。減小了開關(guān)轉(zhuǎn)換的延遲時間，提高了工作速度。 四、電流激勵型四、電流激勵型DACDAC6-1-2 6-1-2 集成集成DACDAC的組成的組成1. 1. 僅集成電阻網(wǎng)絡(luò)和模擬開關(guān)。僅集成電阻網(wǎng)絡(luò)和模擬開關(guān)。2. 2. 集成了電阻網(wǎng)絡(luò)、模擬開關(guān)、參考電集成了電阻網(wǎng)絡(luò)、模擬開關(guān)、參考電 源和輸出運算放大器。源和輸出運算放大器。3. 3. 除上之外，還集成了外圍接口電路除上之外，還集成了外圍接口電路 帶輸入緩沖器或鎖存器帶輸入緩沖器或鎖存器 帶輸入數(shù)據(jù)分配器帶輸入數(shù)據(jù)分配器 帶輸入串并變換器帶輸入串并變換器 帶輸入帶輸入FIFOFIFO 6-1-3 DAC6-1-3 D

8、AC的主要技術(shù)指標的主要技術(shù)指標 分辨率是分辨率是DACDAC的最小輸出電壓的最小輸出電壓V VLSBLSB和滿量程輸出電壓和滿量程輸出電壓V VFSRFSR之比。之比。V VLSBLSB是指輸入的數(shù)字量為是指輸入的數(shù)字量為1 1時的輸出電壓，它時的輸出電壓，它等于輸入數(shù)字量最低位發(fā)生變化時對應(yīng)的輸出電壓的等于輸入數(shù)字量最低位發(fā)生變化時對應(yīng)的輸出電壓的變化量，變化量，V VFSRFSR是指輸入的數(shù)字量每一位都為是指輸入的數(shù)字量每一位都為1 1時的輸出時的輸出電壓，也稱為最大輸出電壓。對于電壓，也稱為最大輸出電壓。對于n n位的位的DACDAC121VVnFSRLSB分辨率位數(shù)越多分辨率越高位數(shù)

9、越多分辨率越高 一、分辨率一、分辨率二、轉(zhuǎn)換誤差二、轉(zhuǎn)換誤差 失調(diào)誤差失調(diào)誤差 增益誤差增益誤差 非線性誤差非線性誤差 轉(zhuǎn)換誤差包括由于參考電壓偏離標準值、運算放大器零轉(zhuǎn)換誤差包括由于參考電壓偏離標準值、運算放大器零點漂移、模擬開關(guān)存在壓降以及電阻阻值偏差等原因引起的點漂移、模擬開關(guān)存在壓降以及電阻阻值偏差等原因引起的誤差。轉(zhuǎn)換誤差可以用誤差。轉(zhuǎn)換誤差可以用V VFSRFSR的百分數(shù)表示，也可以用的百分數(shù)表示，也可以用V VLSBLSB的倍的倍數(shù)表示。如數(shù)表示。如 表示轉(zhuǎn)換誤差為最小輸出電壓的一半，表示轉(zhuǎn)換誤差為最小輸出電壓的一半，0.2%FSR0.2%FSR則表示轉(zhuǎn)換誤差與滿量程輸出電壓之比

10、為則表示轉(zhuǎn)換誤差與滿量程輸出電壓之比為0.2%0.2%。 LSB21三、轉(zhuǎn)換速度三、轉(zhuǎn)換速度 轉(zhuǎn)換速度是指從輸入數(shù)字信號變化，到輸出電流或轉(zhuǎn)換速度是指從輸入數(shù)字信號變化，到輸出電流或電壓達到穩(wěn)態(tài)值所需要的時間，也稱作輸出建立時間。電壓達到穩(wěn)態(tài)值所需要的時間，也稱作輸出建立時間。通常，把建立時間大于通常，把建立時間大于300s300s的的DACDAC稱為低速稱為低速DACDAC、1010300s300s的稱為中速的稱為中速DACDAC、0.010.0110s10s的稱為高速的稱為高速DACDAC、小于、小于0.01s0.01s的稱為超高速的稱為超高速DACDAC。從從DAC輸入發(fā)生階躍到輸入發(fā)生

11、階躍到輸出穩(wěn)定在規(guī)定的誤差輸出穩(wěn)定在規(guī)定的誤差范圍內(nèi)所需的最大時間范圍內(nèi)所需的最大時間。 表表8-1-1 幾種集成幾種集成DAC參數(shù)參數(shù)型號型號位數(shù)位數(shù)建立時間建立時間精度精度說明說明DAC083281s0.2%FSR外接放大器，低功耗外接放大器，低功耗AD7524865ns0.2%FSR高速高速DAC-08885ns0.1%FSR高速高速AD976885ns0.075%FSR超高速，內(nèi)含參考電源超高速，內(nèi)含參考電源AD752010500 ns1/2LSB中速中速DAC-02102s0.1%FSR中速、內(nèi)含放大器中速、內(nèi)含放大器AD7848122.5s1%FSR中速、內(nèi)含中速、內(nèi)含F(xiàn)IFOAD

12、7542120.25s0.1%FSR高速高速DAC1210121s0.05%FSRZD394MZ143s0.005%FSR高精度高精度DAC-16160.5s0.5%FSRAD75461610s0.0125%FSRDAC11381810s0.0002%FSR高精度、內(nèi)含參考電源高精度、內(nèi)含參考電源AD1862200.35s串行輸入、內(nèi)含參考電源串行輸入、內(nèi)含參考電源6-1-4 6-1-4 集成集成DACDAC芯片的選擇芯片的選擇 首先要考慮轉(zhuǎn)換精度和轉(zhuǎn)換速度等參數(shù)，然首先要考慮轉(zhuǎn)換精度和轉(zhuǎn)換速度等參數(shù)，然后考慮如下幾個方面：后考慮如下幾個方面： 輸入數(shù)字量的特征：輸入數(shù)字量的特征：輸入數(shù)字量的

13、位數(shù)、編碼方式、并行輸輸入數(shù)字量的位數(shù)、編碼方式、并行輸 入還是串行輸入，邏輯電平的高低入還是串行輸入，邏輯電平的高低(TTL(TTL、CMOSCMOS或或ECL) ECL) 等。等。 輸出特性：輸出特性：電流輸出或電壓輸出、輸出模擬量的范圍、驅(qū)動電流輸出或電壓輸出、輸出模擬量的范圍、驅(qū)動 負載的能力等。負載的能力等。 參考電源的特征：參考電源的特征：如參考電源是內(nèi)附還是外接、是恒定的還如參考電源是內(nèi)附還是外接、是恒定的還 是可變的、是雙極性還是單極性等。是可變的、是雙極性還是單極性等。 動態(tài)特性：動態(tài)特性：如輸入數(shù)字量的更新周期、數(shù)據(jù)能夠保持的時間如輸入數(shù)字量的更新周期、數(shù)據(jù)能夠保持的時間

14、、從數(shù)據(jù)輸入到穩(wěn)定輸出所允許的延遲時間。、從數(shù)據(jù)輸入到穩(wěn)定輸出所允許的延遲時間。 電源特性：電源特性：如單電源供電或雙電源供電、器件功耗等。如單電源供電或雙電源供電、器件功耗等。 工作環(huán)境要求：工作環(huán)境要求：環(huán)境溫度、濕度要求，電源波動要求等。環(huán)境溫度、濕度要求，電源波動要求等。 數(shù)字接口特性：數(shù)字接口特性：主要是與計算機連接時的接口要求和控制時主要是與計算機連接時的接口要求和控制時 序的匹配要求等。序的匹配要求等。6-1-5 6-1-5 典型集成典型集成DACDAC應(yīng)用舉例應(yīng)用舉例DAC0832DAC0832原理圖原理圖l DAC0832 DAC0832內(nèi)倒內(nèi)倒T T形網(wǎng)絡(luò)形網(wǎng)絡(luò)l DAC0

15、832 DAC0832雙緩沖工作方式連接圖和時序圖雙緩沖工作方式連接圖和時序圖l DAC0832 DAC0832單緩沖和直通工作方式單緩沖和直通工作方式70822iiiREFoDVv6-2 集成模數(shù)轉(zhuǎn)換器（集成模數(shù)轉(zhuǎn)換器（ADC） ADC ADC的框圖的框圖 ADCADC：把模擬信號轉(zhuǎn)換為一定格式的數(shù)字量。把模擬信號轉(zhuǎn)換為一定格式的數(shù)字量。REFAVtvD/ )(6-2 集成模數(shù)轉(zhuǎn)換器（集成模數(shù)轉(zhuǎn)換器（ADC） 6-2-1 A/D6-2-1 A/D轉(zhuǎn)換的一般過程轉(zhuǎn)換的一般過程6-2-2 6-2-2 常用常用A/DA/D轉(zhuǎn)換技術(shù)轉(zhuǎn)換技術(shù)6-2-3 6-2-3 集成集成ADCADC的組成的組成6-

16、2-4 ADC6-2-4 ADC的主要技術(shù)參數(shù)的主要技術(shù)參數(shù)6-2-5 6-2-5 集成集成ADCADC芯片的選擇芯片的選擇6-2-6 6-2-6 典型集成典型集成ADCADC應(yīng)用舉例應(yīng)用舉例 把模擬信號轉(zhuǎn)換為數(shù)字量一般要經(jīng)過采樣、把模擬信號轉(zhuǎn)換為數(shù)字量一般要經(jīng)過采樣、保持、量化和編碼等四個步驟。采樣和保持通常保持、量化和編碼等四個步驟。采樣和保持通常由采樣保持電路完成。由采樣保持電路完成。 一、采樣和保持一、采樣和保持采樣采樣: 將時間上連續(xù)變化的信號轉(zhuǎn)換為時間上離散將時間上連續(xù)變化的信號轉(zhuǎn)換為時間上離散的信號，即將時間上連續(xù)變化的模擬量轉(zhuǎn)換為一系列的信號，即將時間上連續(xù)變化的模擬量轉(zhuǎn)換為一

17、系列等間隔的脈沖，且脈沖幅值取決于輸入模擬量的幅等間隔的脈沖，且脈沖幅值取決于輸入模擬量的幅值值 。采樣電路框圖采樣電路框圖 輸入的模輸入的模擬信號擬信號采樣后的采樣后的輸出信號輸出信號 周期性的采周期性的采樣脈沖信號樣脈沖信號 采樣定理：采樣定理：設(shè)采樣脈沖設(shè)采樣脈沖s(t)s(t)的頻率為的頻率為f fs s，輸入模擬，輸入模擬信號信號V VA A(t)(t)的最高頻率分量的頻率為的最高頻率分量的頻率為f fmaxmax，必須滿足，必須滿足 f fs s 2 2f fmaxmax,v(t),v(t)才可以正確的反映輸入信號才可以正確的反映輸入信號( (從而從而能不失真地恢復(fù)原模擬信號能不失

18、真地恢復(fù)原模擬信號) )。 采樣過程波形圖采樣過程波形圖 l 保持電路保持電路 采樣脈沖作用期間內(nèi)，采樣采樣脈沖作用期間內(nèi)，采樣開關(guān)開關(guān)T T導(dǎo)通，輸入信號導(dǎo)通，輸入信號V VA A(t)(t)通過通過采樣開關(guān)采樣開關(guān)T T給電容給電容C C充電。采樣開充電。采樣開關(guān)導(dǎo)通電阻很小，充電時間常數(shù)關(guān)導(dǎo)通電阻很小，充電時間常數(shù)遠小于采樣脈沖的寬度，使電容遠小于采樣脈沖的寬度，使電容C C上的電壓上的電壓V VC C在小于采樣脈沖寬度在小于采樣脈沖寬度的時間內(nèi)充到和輸入電壓的時間內(nèi)充到和輸入電壓V VA A(t)(t)相相同的值，該值貯存在電容同的值，該值貯存在電容C C上。上。當(dāng)采樣脈沖過去后，因運

19、算放大當(dāng)采樣脈沖過去后，因運算放大器輸入阻抗很大，且采樣開關(guān)斷器輸入阻抗很大，且采樣開關(guān)斷開電阻也很大，電容漏電很小，開電阻也很大，電容漏電很小，存貯在電容存貯在電容C C上的電壓上的電壓V VC C基本保持基本保持不變。不變。 采樣保持電路及波形采樣保持電路及波形二、量化和編碼二、量化和編碼量化：量化：將采樣保持電路的輸出電壓幅度進行離散將采樣保持電路的輸出電壓幅度進行離散化的處理，離散后的電平稱為量化電平化的處理，離散后的電平稱為量化電平 。量化誤差：量化誤差：將采樣電壓按一定的等級進行量化所將采樣電壓按一定的等級進行量化所產(chǎn)生的誤差產(chǎn)生的誤差 。量化方法：量化方法：一般采用只舍不入（去零

20、求整）和四一般采用只舍不入（去零求整）和四舍五入兩種方法。舍五入兩種方法。 編碼：編碼：用二進制碼表示離散電平。用二進制碼表示離散電平。 四舍五入四舍五入 去零求整去零求整把把0 07V7V的輸入電壓范的輸入電壓范圍分為圍分為8 8級，每一級為級，每一級為1V1V，即量化后的電壓取，即量化后的電壓取值為值為0V0V、1V1V、7V7V。 OGOGOGMAXOGOGOGMAXv7V V7v V2v1V V1v V1v V0v V12.v6.5V V7v V5 . 1v0.5V V1v V5 . 0v V0v V5 . 0 1. 去去零零求求整整量量化化誤誤差差：四四舍舍五五入入量量化化誤誤差差：

21、l 量化誤差量化誤差一、并行型一、并行型A/DA/D轉(zhuǎn)換器轉(zhuǎn)換器二、串二、串/ /并型并型A/DA/D轉(zhuǎn)換器轉(zhuǎn)換器三、逐次比較型三、逐次比較型A/DA/D轉(zhuǎn)換器轉(zhuǎn)換器四、雙積分型四、雙積分型A/DA/D轉(zhuǎn)換器轉(zhuǎn)換器一、并行型一、并行型A/DA/D轉(zhuǎn)換器轉(zhuǎn)換器REF8REF7REF6REF5REF4REF3REF2REF1V1615vV1613vV1611vV169vV167vV165vV163vV161v l 并行型并行型A/D轉(zhuǎn)換器量化和編碼轉(zhuǎn)換器量化和編碼12345670246142QQQQQQQD QQQD QD 二、逐次比較型二、逐次比較型A/DA/D轉(zhuǎn)換器轉(zhuǎn)換器特點：特點：轉(zhuǎn)換速度中

22、速（幾十轉(zhuǎn)換速度中速（幾十K K到幾百到幾百KHzKHz），成本較），成本較 底。底。 逐次比較型逐次比較型A/DA/D轉(zhuǎn)換器由電壓比較器、控制電路、轉(zhuǎn)換器由電壓比較器、控制電路、DACDAC、數(shù)碼設(shè)定器和輸出數(shù)碼寄存器組成。其轉(zhuǎn)換方法、數(shù)碼設(shè)定器和輸出數(shù)碼寄存器組成。其轉(zhuǎn)換方法是將輸入模擬量是將輸入模擬量V VA A同同DACDAC的輸出電壓的輸出電壓V VF F做若干次比較，做若干次比較，使設(shè)定的數(shù)字量逐次逼近輸入模擬量。所以也稱這種使設(shè)定的數(shù)字量逐次逼近輸入模擬量。所以也稱這種ADCADC為逐次逼近為逐次逼近ADCADC。 二、逐次比較型二、逐次比較型A/DA/D轉(zhuǎn)換器轉(zhuǎn)換器l12位二進

23、制位二進制A/D轉(zhuǎn)換電壓轉(zhuǎn)換電壓2865（量化單位）的比較過程（量化單位）的比較過程l 逐次比較型逐次比較型ADC的的VF波形圖波形圖（V VA A=2865=2865量化單位）量化單位）三、雙積分型三、雙積分型A/DA/D轉(zhuǎn)換器轉(zhuǎn)換器 雙積分雙積分ADCADC的原理是先把被轉(zhuǎn)換電壓的原理是先把被轉(zhuǎn)換電壓 V VA A變換成與變換成與V VA A成正比的時間間隔成正比的時間間隔tt，然后用頻率恒定的計數(shù)脈沖在，然后用頻率恒定的計數(shù)脈沖在時間間隔時間間隔tt內(nèi)進行計數(shù)，最后由計數(shù)值內(nèi)進行計數(shù)，最后由計數(shù)值N N得到與得到與V VA A成正成正比的數(shù)字量。比的數(shù)字量。 雙積分雙積分ADCADC的原

24、理框圖如圖所示。它由輸入轉(zhuǎn)換開關(guān)的原理框圖如圖所示。它由輸入轉(zhuǎn)換開關(guān)S S、積分器、積分器( (由電阻由電阻R R、電容、電容C C和運算放大器組成和運算放大器組成) )、電壓、電壓比較器比較器( (又稱過零鑒別器又稱過零鑒別器) )、脈沖產(chǎn)生器、控制電路和、脈沖產(chǎn)生器、控制電路和計數(shù)器等組成。計數(shù)器等組成。雙積分型雙積分型ADCADC原理圖原理圖 雙積分雙積分ADCADC工作波形工作波形 1 1、開始時，計數(shù)器為零，電容、開始時，計數(shù)器為零，電容C C上電壓為零。上電壓為零。2 2、第一階段：、第一階段：S S1 1接通，接通，S S2 2斷開，積分器對斷開，積分器對V VA A積分，積分，

25、G G為為高，門開，計數(shù)器計數(shù)，直到計滿，計數(shù)器重新回零。高，門開，計數(shù)器計數(shù)，直到計滿，計數(shù)器重新回零。3 3、第二階段：、第二階段：S S2 2接通，接通，S S1 1斷開，積分器對斷開，積分器對-V-VREFREF積分，積分，G G為高，門開，計數(shù)器計數(shù)，直到為高，門開，計數(shù)器計數(shù)，直到G G低，門關(guān)，計數(shù)器停低，門關(guān)，計數(shù)器停止計數(shù)。止計數(shù)。l 雙積分型雙積分型A/D轉(zhuǎn)換器工作原理轉(zhuǎn)換器工作原理1CPA1AT0A0NTvRC1TvRC1dtvRC1v1 2CPREFREF0t0REF0NTVRC1tVRC1v ; 0dtVRC1v REFA12VvNN s 0.42000101012N

26、2T2TT31CP1MAX V 107. 162000369VNNVREF12A 例例8-2-1 8-2-1 設(shè)雙積分設(shè)雙積分ADCADC中計數(shù)器是十進制的，其最大容中計數(shù)器是十進制的，其最大容量量N N1 1=(2000)=(2000)1010，時鐘頻率，時鐘頻率f fCPCP=10kHz=10kHz，V VREFREF=-6V=-6V，求：，求： 完成一次轉(zhuǎn)換的最長時間；完成一次轉(zhuǎn)換的最長時間； 當(dāng)計數(shù)器輸出的計數(shù)值為當(dāng)計數(shù)器輸出的計數(shù)值為N N2 2=(369)=(369)1010時，對應(yīng)的輸時，對應(yīng)的輸入電壓入電壓V VA A的值。的值。當(dāng)計數(shù)值為當(dāng)計數(shù)值為N N2 2=(369)=(

27、369)1010時時解：解：當(dāng)當(dāng)ADCADC第一次和第二次積分時，計數(shù)器都計到最大第一次和第二次積分時，計數(shù)器都計到最大 值時，所需時間最長，因此，最長轉(zhuǎn)換時間為：值時，所需時間最長，因此，最長轉(zhuǎn)換時間為：l 3位半BCD碼雙積分型ADC功能圖模數(shù)轉(zhuǎn)換器 ICL7135連接圖和工作時序圖1 1、抗干擾能力強。、抗干擾能力強。2 2、電路結(jié)構(gòu)簡單。、電路結(jié)構(gòu)簡單。3 3、編碼方便。、編碼方便。4 4、轉(zhuǎn)換速度低。、轉(zhuǎn)換速度低。l 雙積分型雙積分型A/D轉(zhuǎn)換器轉(zhuǎn)換器的特點的特點1 1、 僅集成量化編碼器電路。僅集成量化編碼器電路。2 2、 集成了集成了S-HS-H電路和量化編碼器電路。電路和量化編

28、碼器電路。3 3、 除上之外，還集成了外圍接口電路。除上之外，還集成了外圍接口電路。、帶有各種輸出接口、帶有各種輸出接口、帶有多路輸入通道選擇、帶有多路輸入通道選擇、帶有內(nèi)部存儲器、帶有內(nèi)部存儲器、帶有輸出分配電路、帶有輸出分配電路、帶有微處理器的可編程、帶有微處理器的可編程ADCADC 一、分辨率：分辨率是指輸出數(shù)字量最低位變化時所一、分辨率：分辨率是指輸出數(shù)字量最低位變化時所對應(yīng)的輸入模擬量的變化量。即對應(yīng)的輸入模擬量的變化量。即ADCADC所能分辨的輸入模所能分辨的輸入模擬量的最小值。因此，當(dāng)擬量的最小值。因此，當(dāng)ADCADC的位數(shù)為的位數(shù)為n n，最大輸入電，最大輸入電壓為壓為V VM

29、AXMAX時時 MAXn1V21分辨率二、轉(zhuǎn)換誤差：二、轉(zhuǎn)換誤差：絕對誤差：定義為輸出數(shù)字量對應(yīng)的理論模絕對誤差：定義為輸出數(shù)字量對應(yīng)的理論模擬值與實際輸入模擬值之間的差值（擬值與實際輸入模擬值之間的差值（1/2LSB, 1/2LSB, 1LSB) 1LSB) 。相對誤差：定義為上述差值與額定最大輸入相對誤差：定義為上述差值與額定最大輸入模擬值的百分數(shù)（模擬值的百分數(shù)（ 0.05%0.05%， 0.1%)0.1%)。三、轉(zhuǎn)換時間：三、轉(zhuǎn)換時間：ADCADC完成一次轉(zhuǎn)換所需的時間。完成一次轉(zhuǎn)換所需的時間。 轉(zhuǎn)換誤差除量化誤差外，還包括由電路本身引轉(zhuǎn)換誤差除量化誤差外，還包括由電路本身引起的失調(diào)誤

30、差、增益誤差和非線性誤差等，常用相對起的失調(diào)誤差、增益誤差和非線性誤差等，常用相對誤差和絕對誤差兩種方式表示。誤差和絕對誤差兩種方式表示。 要考慮的因素：要考慮的因素：一、輸入模擬量的性質(zhì)一、輸入模擬量的性質(zhì)二、系統(tǒng)對分辨率、轉(zhuǎn)換精度、轉(zhuǎn)換時間等的要求二、系統(tǒng)對分辨率、轉(zhuǎn)換精度、轉(zhuǎn)換時間等的要求三、參考電壓三、參考電壓四、輸出要求四、輸出要求五、控制時序五、控制時序六、環(huán)境要求六、環(huán)境要求七、功耗、體積、成本等七、功耗、體積、成本等l 集成集成ADC產(chǎn)品的選擇產(chǎn)品的選擇表表8-2-3 8-2-3 幾種集成幾種集成ADCADC參數(shù)參數(shù)型號型號位數(shù)位數(shù)轉(zhuǎn)換時間轉(zhuǎn)換時間精度精度說明說明AD9002A

31、DAD9002AD8 8125MHz125MHz0.5LSB0.5LSB并行型，不用并行型，不用S-HS-HAN6859AN6859101020M20M1LSB1LSB并行型，不用并行型，不用S-HS-HAD7824KNAD7824KN8 82s2s1LSB1LSB串串/ /并行型，并行型，4 4通道通道AD578AD57812125s5s0.075%FSR0.075%FSR串串/ /并行型并行型ADC0809ADC08098 8100s100s1LSB1LSB逐次比較型，逐次比較型，8 8通道通道AD574AAD574A121225s25s0.0125%FSR0.0125%FSR逐次比較型逐

32、次比較型ICL7115ICL7115141440s40s0.1%FSR0.1%FSR逐次比較型逐次比較型MAX195MAX19516169.4s9.4s0.003%FSR0.003%FSR逐次比較型，串行輸出逐次比較型，串行輸出ICL7106ICL71063 3位半位半BCDBCD333ms333ms1 1字字雙積分，帶顯示驅(qū)動雙積分，帶顯示驅(qū)動ICL7135ICL71354 4位半位半BCDBCD333ms333ms1 1字字雙積分，分時輸出雙積分，分時輸出AK5326-VPAK5326-VP161648kHz48kHz5%FSR5%FSR-型，串行輸出，雙通道型，串行輸出，雙通道AD771

33、0AD771024241 kHz1 kHz0.005%FSR0.005%FSR-型，雙通道，帶可編程放大型，雙通道，帶可編程放大器和濾波器器和濾波器l ADC0809ADC0809 ADC0809 ADC0809時序圖時序圖 l MC14433 MC14433的應(yīng)用的應(yīng)用 MCl4433 MCl4433是為是為5G144335G14433、CHl4433CHl4433。具有自動調(diào)零、自動轉(zhuǎn)。具有自動調(diào)零、自動轉(zhuǎn)換美國摩托羅拉公司生產(chǎn)的單片換美國摩托羅拉公司生產(chǎn)的單片3 3位半雙積分式位半雙積分式ADCADC，具有自動，具有自動調(diào)零、自動轉(zhuǎn)換極性功能，內(nèi)含時鐘振蕩器，僅需外接一只振調(diào)零、自動轉(zhuǎn)換

34、極性功能，內(nèi)含時鐘振蕩器，僅需外接一只振蕩電阻。能獲得超量程蕩電阻。能獲得超量程(OR)(OR)、欠量程、欠量程(UR)(UR)信號，便于實現(xiàn)自動信號，便于實現(xiàn)自動轉(zhuǎn)換量程。電壓量程分兩擋：轉(zhuǎn)換量程。電壓量程分兩擋：200mV200mV、2V2V，最大顯示值分別為，最大顯示值分別為199.9mV199.9mV、1.999V1.999V。 MC14433124219181716151413121110987654320232221VAGVREFVIVEEVSSR1R1/C1C1C01C02DUCLICLOEOCORDS4DS3DS1DS2Q0Q1Q3Q2VDDl MC14433MC14433管腳

35、圖管腳圖 MC14433124219181716151413121110987654320232221VAGVREFVIVEEVSSR1R1/C1C1C01C02DUCLICLOEOCORDS4DS3DS1DS2Q0Q1Q3Q2VDDV VDDDD、V VEEEE、V VSSSS：分別為正電源、：分別為正電源、負電源和地，負電源和地，V VREFREF、V VAGAG：分別為基準電源正：分別為基準電源正端和模擬地，對于端和模擬地，對于200mV200mV電壓量電壓量程，程，V VREFREF端輸入端輸入200mV200mV的基準電壓；的基準電壓；對于對于2V2V電壓量程，電壓量程，V VREF

36、REF端輸入端輸入2V2V的基準電壓；的基準電壓；V VI I：模擬電壓輸入端；：模擬電壓輸入端；R R1 1、R R1 1/C/C1 1、C C1 1：分別為外接積：分別為外接積分電阻、積分電容端；分電阻、積分電容端；C C0101、C C0202：外接自動調(diào)零電容：外接自動調(diào)零電容端；端；DLDL：實時控制端，亦稱數(shù)據(jù)更：實時控制端，亦稱數(shù)據(jù)更新端，輸入一個正脈沖，則本次新端，輸入一個正脈沖，則本次A/DA/D轉(zhuǎn)換結(jié)果輸出，否則輸出端轉(zhuǎn)換結(jié)果輸出，否則輸出端仍保持原有數(shù)據(jù)不變，一般情況仍保持原有數(shù)據(jù)不變，一般情況下，將下，將DLDL與與EOCEOC端相連，則每次端相連，則每次A/DA/D轉(zhuǎn)

37、換結(jié)果都被輸出。轉(zhuǎn)換結(jié)果都被輸出。CLCLI I、CLCLO O：分別為時鐘輸入、：分別為時鐘輸入、輸出端，外接振蕩電阻即可產(chǎn)生輸出端，外接振蕩電阻即可產(chǎn)生時鐘信號。時鐘信號。Q Q3 3Q Q0 0：數(shù)據(jù)輸出端，分時輸出轉(zhuǎn)換結(jié)：數(shù)據(jù)輸出端，分時輸出轉(zhuǎn)換結(jié) 果的個、十、百、千位數(shù)值的果的個、十、百、千位數(shù)值的 BCDBCD碼（千位的輸出特殊）。碼（千位的輸出特殊）。OR :EOCEOC：A/DA/D轉(zhuǎn)換結(jié)束標志輸出端，正脈沖轉(zhuǎn)換結(jié)束標志輸出端，正脈沖輸出；輸出； 超量程信號輸出端，低電平有效；超量程信號輸出端，低電平有效；DS4DS4DS1DS1：為輸出位的選通信號輸出端：為輸出位的選通信號輸

38、出端 千位千位百位百十位 個位EOCDS1DS2DS3DS4Q3-Q0 MC14433MC14433的時序圖的時序圖 DS1DS4分別輸出正脈沖，用作動態(tài)掃描顯示分四次分別輸出轉(zhuǎn)換結(jié)果的千位、百位、十位和各位。 aabbccddeeffggaabbccddeeffggaabbccddeeffggaabbccddeeffgg反相驅(qū)動電路門MC1413顯示譯碼器CD451111MC14433DS4DS3DS2DS1Q0Q1Q3Q2CLICLOR2R1C1C2R1C1R1/C1C01C02VEEVSSVAGVDD-5V地+5VVIVINVREF+2VDUEOC MC14433 MC14433構(gòu)成的數(shù)

39、字電壓表構(gòu)成的數(shù)字電壓表 數(shù)字集成電路按其用途可分為數(shù)字集成電路按其用途可分為通用集成電路：通用集成電路：它們一般功能單一，規(guī)模較小，它們一般功能單一，規(guī)模較小，74/5474/54系列系列TTLTTL器件和器件和C4000C4000系列系列CMOSCMOS器件均屬通用集成電路。器件均屬通用集成電路。專用集成電路專用集成電路( (簡稱簡稱ASIC)ASIC)：專門為某一應(yīng)用領(lǐng)域或為專門用專門為某一應(yīng)用領(lǐng)域或為專門用戶需要而設(shè)計、制造的戶需要而設(shè)計、制造的 LSILSI、VLSIVLSI電路，它可將某些專用電電路，它可將某些專用電路路 或電子系統(tǒng)設(shè)計在一塊芯片上，構(gòu)成單片集成系統(tǒng)?；螂娮酉到y(tǒng)設(shè)計

40、在一塊芯片上，構(gòu)成單片集成系統(tǒng)。ASICASIC又分為全定制、半定制產(chǎn)品又分為全定制、半定制產(chǎn)品 。ASIC (Application-specific Integrated Circuit）半定制：半定制：半定制電路是先由半定制電路是先由ICIC制造商制成標準的半制造商制成標準的半成品，再按照用戶的要求對半成品進行加工，實現(xiàn)成品，再按照用戶的要求對半成品進行加工，實現(xiàn)特定的功能。半定制電路在半成品中已集成了大量特定的功能。半定制電路在半成品中已集成了大量的具有一定邏輯功能的模塊，但模塊之間的連線不的具有一定邏輯功能的模塊，但模塊之間的連線不確定，按用戶要求進行后加工時才確定各模塊間的確定，按

41、用戶要求進行后加工時才確定各模塊間的連接關(guān)系，從而得到所需的電路。連接關(guān)系，從而得到所需的電路。全定制：全定制：全定制和定制電路是按用戶要求，專門設(shè)全定制和定制電路是按用戶要求，專門設(shè)計和生產(chǎn)的芯片，由于設(shè)計和試制費用高，這種電計和生產(chǎn)的芯片，由于設(shè)計和試制費用高，這種電路一般只用在大批量生產(chǎn)的產(chǎn)品中。路一般只用在大批量生產(chǎn)的產(chǎn)品中。 可編程邏輯器件可編程邏輯器件(PLD)(PLD)：PLDPLD是使用最為廣泛的一種半定是使用最為廣泛的一種半定制電路制電路, ,芯片由制造廠生產(chǎn)，但用戶可借用設(shè)計自動化軟件芯片由制造廠生產(chǎn)，但用戶可借用設(shè)計自動化軟件和編程器自行設(shè)計和編程，可以反復(fù)編程實現(xiàn)數(shù)字系

42、統(tǒng)。可和編程器自行設(shè)計和編程，可以反復(fù)編程實現(xiàn)數(shù)字系統(tǒng)?？删幊唐骷m合用戶進行產(chǎn)品研制和開發(fā)。編程器件適合用戶進行產(chǎn)品研制和開發(fā)。 PLD(Programmable Logic Device) 半定制電路分類：半定制電路分類：簡單可編程邏輯器件（簡單可編程邏輯器件（SPLD，Simple PLD )：電路結(jié)構(gòu)較簡單、規(guī)模較?。ㄒ话阍谝磺чT以下），電路結(jié)構(gòu)較簡單、規(guī)模較小（一般在一千門以下），SPLDSPLD包括包括PROMPROM、PLAPLA、PALPAL、GALGAL。 復(fù)雜可編程器件（復(fù)雜可編程器件（CPLDCPLD，Complex PLDComplex PLD）：）：一千門以上的可編程

43、器件。一千門以上的可編程器件?，F(xiàn)場可編程門陣列（現(xiàn)場可編程門陣列（FPGAFPGA，F(xiàn)ield Programmable Field Programmable GateArray)GateArray)：與與PLDPLD屬于不同的分支，它是門陣列與可編程相屬于不同的分支，它是門陣列與可編程相結(jié)合的產(chǎn)物，與結(jié)合的產(chǎn)物，與CPLDCPLD具有不同的電路結(jié)構(gòu)。具有不同的電路結(jié)構(gòu)。 高密度可編程器件（高密度可編程器件（HDPLD HDPLD ，High Density PLDHigh Density PLD） CPLDCPLD和和FPGAFPGA統(tǒng)稱為統(tǒng)稱為HDPLDHDPLD用用PLDPLD實現(xiàn)數(shù)字系

44、統(tǒng)的優(yōu)點：實現(xiàn)數(shù)字系統(tǒng)的優(yōu)點：1 1、高密度、高密度2 2、工作速度高、工作速度高3 3、在線可編程技術(shù)、在線可編程技術(shù) ispisp4 4、設(shè)計工具不斷完善、設(shè)計工具不斷完善7-1 PLD7-1 PLD的基本原理的基本原理7-2 7-2 簡單可編程邏輯器件簡單可編程邏輯器件用用PLDPLD實現(xiàn)數(shù)字系統(tǒng)的基本過程：實現(xiàn)數(shù)字系統(tǒng)的基本過程：7-1-1 PLD7-1-1 PLD的基本組成的基本組成7-1-2 PLD7-1-2 PLD的編程的編程7-1-3 7-1-3 陣列結(jié)構(gòu)陣列結(jié)構(gòu)7-1-4 PLD7-1-4 PLD中陣列的表示方法中陣列的表示方法7-1 PLD7-1 PLD的基本原理的基本原理

45、 7-1-1 PLD 7-1-1 PLD的基本組成的基本組成 組合邏輯常用與或式表示，組合邏輯常用與或式表示，PLDPLD的核心結(jié)構(gòu)的核心結(jié)構(gòu)為為“與門陣列或門陣列與門陣列或門陣列” ” 輸入電路與門陣列或門陣列輸出電路輸入 輸出 互補輸入與項 與或式 PLD PLD的核心結(jié)構(gòu)的核心結(jié)構(gòu) 7-1-2 PLD7-1-2 PLD的編程的編程PLD PLD 一次性編程一次性編程 可重復(fù)編程可重復(fù)編程 紫外線可擦除紫外線可擦除 電可擦除電可擦除 最早的最早的PLDPROMPLDPROM，以及，以及PLAPLA和和PALPAL，采用的都是熔絲編程，采用的都是熔絲編程方法，按要求燒斷某些熔絲，以滿足輸出函

46、數(shù)的要求。這種編方法，按要求燒斷某些熔絲，以滿足輸出函數(shù)的要求。這種編程方式屬一次性編程（程方式屬一次性編程（One Time ProgrammingOne Time Programming，簡稱，簡稱OTPOTP）。）。 7-1-3 7-1-3 陣列結(jié)構(gòu)陣列結(jié)構(gòu) PLDPLD的與陣和或陣常用三極管（的與陣和或陣常用三極管（TTLTTL）或場效應(yīng)管）或場效應(yīng)管（MOSMOS）組成。）組成。0123WA B WA BWA B WA B 123FABABABFA BABABFABAB7-1-4 PLD7-1-4 PLD中陣列的表示方法中陣列的表示方法輸入緩沖器輸入緩沖器 與門與門 或門或門 與門三

47、種特殊情況與門三種特殊情況 陣列圖陣列圖 陣列圖用來描述陣列圖用來描述PLD PLD 中由與、或陣列所構(gòu)成的中由與、或陣列所構(gòu)成的邏輯電路。陣列圖的一般表示形式是將上述輸入緩邏輯電路。陣列圖的一般表示形式是將上述輸入緩沖器、與門和或門的描述方法組合起來。沖器、與門和或門的描述方法組合起來。 PLDPLD陣列的表示方法陣列的表示方法 7-2 7-2 簡單可編程邏輯器件簡單可編程邏輯器件(SPLD)(SPLD)簡單可編程邏輯器件簡單可編程邏輯器件SPLDSPLD共有四種，其結(jié)構(gòu)特點為共有四種，其結(jié)構(gòu)特點為類型類型與陣列與陣列或陣列或陣列輸出方式輸出方式編程方式編程方式PROMPROM固定固定可編程

48、可編程TSTS、OCOC熔絲熔絲PLAPLA可編程可編程可編程可編程H H、L L、TSTS、OCOC、寄存器、寄存器熔絲熔絲PALPAL可編程可編程固定固定H H、L L、TSTS、I/OI/O、寄存器、寄存器熔絲熔絲GALGAL可編程可編程固定固定可編程可編程電可擦除電可擦除7-2-1 7-2-1 可編程只讀存儲器可編程只讀存儲器PROMPROM7-2-2 7-2-2 可編程邏輯陣列可編程邏輯陣列PLAPLA7-2-3 7-2-3 可編程陣列邏輯可編程陣列邏輯PALPAL7-2-4 7-2-4 通用陣列邏輯通用陣列邏輯GALGAL1 1、組成原理、組成原理 7-2-1 7-2-1 可編程只

49、讀存儲器可編程只讀存儲器PROMPROM PROM PROM的內(nèi)部結(jié)構(gòu)可以等效為一個固定的地址譯碼器（選擇的內(nèi)部結(jié)構(gòu)可以等效為一個固定的地址譯碼器（選擇存儲單元）和一個可編程的存儲矩陣（存放代碼或數(shù)據(jù)）。存儲單元）和一個可編程的存儲矩陣（存放代碼或數(shù)據(jù)）。 PROMPROM的等效結(jié)構(gòu)的等效結(jié)構(gòu) 4 42 2的的PROMPROM 4 43 ROM3 ROM編程前后圖編程前后圖0101011010102101010FA AA AFA AA AA AFA AA AA A 010110210310WA AWA AWA A WA A 2 2、用、用ROMROM實現(xiàn)組合邏輯實現(xiàn)組合邏輯 用用PROMPROM實現(xiàn)邏輯函數(shù)時，輸入信號從實現(xiàn)邏輯函數(shù)時，輸入信號從PROMPROM的地址端加入，輸?shù)牡刂范思尤?，輸出信號由出信號由PROMPROM的數(shù)據(jù)端產(chǎn)生。由于的數(shù)據(jù)端產(chǎn)生。由于PROMPROM的與陣列固定地生成了的與陣列固定地生成了輸入變量的所有最小項，因此邏輯函數(shù)以最小項表達式