1、1SoC低功耗設計低功耗設計2目錄目錄 功耗基本原理功耗基本原理 門控時鐘技術（Clock Gating） 多電壓域技術（Multi-Voltage） 電源門控技術（Power-Gating） 低功耗技術在SEP0611中的應用 低功耗前沿技術介紹電路的功耗組成電路的功耗組成 動態(tài)功耗（Dynamic Power） 切換功耗（Switching Power）：在晶體管翻轉(zhuǎn)時的電流以及負載電容充放電造成功率消耗 短路功耗（Internal Power）：在CMOS導通瞬間，產(chǎn)生一條從電源到地的短路電流，產(chǎn)生的功耗 靜態(tài)功耗（Static Power） 由于漏電流（Leak Current）的存在
2、產(chǎn)生的，在晶體管不導通時，電路本身仍存在微小電流，從而產(chǎn)生功率消耗3翻轉(zhuǎn)功耗翻轉(zhuǎn)功耗 由電源對負載充電電流以及負載對地放電電流，所產(chǎn)生的動態(tài)功耗稱為翻轉(zhuǎn)功耗。 當反相器輸入由1到0變化時，PMOS導通NMOS截止，電源對負載進行充電操作，輸出由0到1. 輸入由1到0變化時，NMOS導通PMOS截止，輸出從1到0，負載對地放電操作。4短路功耗短路功耗 在輸入信號變化時，除了產(chǎn)生負載的充放電的電流外，還會產(chǎn)生短路電流。當輸入電壓達到某一值時，在短時間內(nèi)PMOS和NMOS會同時開啟，從而產(chǎn)生了短路功耗。這是由于產(chǎn)生了一個從電源到地的接近短路的導電通道。在很短的時間內(nèi)一個相對較大的瞬態(tài)開路電流流過了兩
3、個晶體管。當晶體管的閾值電壓較低或者工作速度較慢時會產(chǎn)生更多的內(nèi)部功耗。5靜態(tài)功耗靜態(tài)功耗 在早期的CMOS電路中漏電流是可忽略的，但是隨著芯片工藝尺寸的減小和閾值電壓的降低，內(nèi)部功耗正在顯著提高，在65nm及以下工藝時，靜態(tài)功耗占到整個芯片功耗的30%-50%。 靜態(tài)功耗主要是由反向偏置的PN結二極管電流、亞閾值電流、門柵感應漏極泄露電流、門柵泄露電流產(chǎn)生的功耗組成。6靜態(tài)功耗靜態(tài)功耗 亞閾值電流：當柵極輸入電壓小于閾值電壓時由于亞閾值 傳導所產(chǎn)生的靜態(tài)電流，此時器件工作在弱反型區(qū)，有電流從漏極流向源極，此電流叫亞閾值電流。在早期技術中，亞閾值電流是可以忽略的。但是，在較低的電源電壓和閾值電
4、壓下，柵電壓趨近器件的閾值電壓。亞閾值電流成指數(shù)形式增長。7 柵極電流：隨著工藝尺寸的不斷減小，柵氧化層的厚度不斷減小，在柵極電壓VGS的作用下，直接從柵極通過柵氧化層流向襯底的電流，即柵極電流，它產(chǎn)生的原因主要有兩個：一是柵氧化層兩端PN結的隧穿效應；二是熱電子注入效應。8 柵導漏電流：當器件柵漏之間的反偏電壓VGS很高時，會在柵漏間形成很強的電場，進而會在柵極靠近漏極的附近形成一個高濃度的P型區(qū)域（對于NMOS管而言），同時會產(chǎn)生從漏極流向襯底的柵導漏電流。9 源漏區(qū)反偏二極管電流：反向偏置的pn結漏電流在CMOS電路中一直存在。從NMOS管的n型漏極到p型襯底，從n阱到p 型漏極的PMO
5、S 管，這種泄漏電流相對較小。 一旦晶體管上電，這些漏電流就會存在，它與時鐘頻率或開關頻率無關。降低時鐘信號頻率或關閉時鐘頻率都無法使它減小。但是，通過降低電源電壓，或者完全切斷晶體管的供電，可以減小甚至消除漏電流。1011目錄目錄 功耗基本原理 門控時鐘技術（門控時鐘技術（Clock Gating） 多電壓域技術（Multi-Voltage） 電源門控技術（Power-Gating） 低功耗技術在SEP0611中的應用 低功耗前沿技術介紹 頻繁的信號翻轉(zhuǎn)會造成很大的短路電流，以及對負載電容進行頻繁的充放電，即增大所謂的內(nèi)部功耗（Internal Power）和切換功耗（Switch Powe
6、r）。在現(xiàn)代數(shù)字集成電路設計中，時鐘信號作為數(shù)據(jù)傳輸?shù)幕鶞剩瑢τ谕綌?shù)字系統(tǒng)的功能、性能和穩(wěn)定性起決定性的作用。通常時鐘信號有高扇出，高頻率，路徑長的特點，在當前的高端SoC系統(tǒng)中，時鐘頻率已經(jīng)超過1GHz，所以時鐘樹上消耗的功耗十分的可觀，大約占到系統(tǒng)總功耗的30%到40%。同時時鐘信號連接時序單元，如寄存器和鎖存器，所以這些時序單元上同樣消耗了不可忽視的動態(tài)功耗。門控時鐘技術作為一項傳統(tǒng)的降低動態(tài)功耗的技術被廣泛應用于現(xiàn)代數(shù)字集成電路設計中，即用一個控制信號控制時鐘的開啟和關閉，在模塊不工作時關閉時鐘，在需要工作的時候，打開時鐘，從而通過降低觸發(fā)器總的翻轉(zhuǎn)率達到降低功耗的目的，其特點為實現(xiàn)
7、簡單，并且十分有效。12 門控時鐘技術被廣泛應用于現(xiàn)代數(shù)字集成電路設計中是由于其結構簡單，可以應用在標準化流程中，基本上所有的商業(yè)化EDA工具，如新思公司（Synopsys Inc）的綜合工具Design Complier，Sequence Design 公司的Power Theater工具，以及Cadence 公司的SoC Encounter工具都支持自動插入門控時鐘單元的功能，同時調(diào)整時鐘樹網(wǎng)絡，以解決門控時鐘單元帶來的時鐘偏移（Skew）和和延時（Delay）。13 左圖為傳統(tǒng)的選擇器設計，通過使能信號EN來控制當時鐘信號來臨的時候，寄存器采樣新值D還是保持原來的值Q； 右圖為應用門控時
8、鐘技術的設計，通過用EN信號控制時鐘信號的開關，在EN信號無效時，寄存器的時鐘端將保持一個定值，D端的數(shù)值將不能傳到Q端。14 在邏輯綜合過程中對RTL代碼中插入門控時鐘是通過判定一組寄存器是否共用一個使能信號（此信號用來決定當有效時鐘來臨的時候寄存器是否能讀入新的值）來完成的。傳統(tǒng)的方法是用這個共用的信號來控制連接在寄存器D端的選擇器，或者連接到具有時鐘使能端的寄存器的時鐘使能端。運用門控時鐘技術，綜合工具會找到這些共用的控制信號，用它們控制時鐘門控單元。因此，如果一組寄存器共用一個使能信號控制門控時鐘單元，當此使能信號無效時，這組寄存器幾乎不消耗動態(tài)功耗，當然時鐘門控單元會消耗一部分功耗。
9、15三位計數(shù)器三位計數(shù)器module counter (CLK,RST_N,INC,COUNT) input CLK; input RST_N; input INC; output 2:0 COUNT; reg 2:0 COUNT; always(posedge CLK or negedge RST_N) begin if(RST_N) COUNT = #1 3b0 ; else if(INC) COUNT = #1 COUNT + 1 ; end endmodule16 計數(shù)器有異步復位信號RST_N，當RST_N拉低時，計數(shù)器復位（歸零），正常計數(shù)時，RST_N必須置高，此時當INC信號為
10、高時，計數(shù)值在每個時鐘周期加一，如果INC為低，計數(shù)值保持不變。用傳統(tǒng)的選擇器綜合方法，綜合結果如圖。 此時時鐘信號直接連接到每個寄存器的時鐘端，這就意味著在INC信號為低，即寄存器的輸出值通過選擇器返回到寄存器的D端（數(shù)據(jù)輸入端）時，時鐘端的信號仍然在不停的跳變。17 用門控時鐘技術實現(xiàn)的相同電路（三位計數(shù)器）。兩個電路很相似，只是后者在時鐘網(wǎng)絡上加入了時鐘門控單元，只有當INC信號為高的時鐘，時鐘信號才能穿過時鐘門控單元到達寄存器的時鐘端。當INC信號為低的時候，寄存器沒有時鐘翻轉(zhuǎn)，所以將如傳統(tǒng)設計一樣保持原來的值。這樣就可以去掉傳統(tǒng)設計中的寄存器前級的三個選擇器，如果在多個寄存器的實現(xiàn)中
11、將顯著減小面積。18 常見的時鐘門控單元分為兩種，鎖存器類型（Latch-based）和非鎖存器類型（Latch-free）。非鎖存器類型只需要一個簡單的與門（AND Gate）或者或門（OR Gate） 具體使用與門還是或門取決于寄存器是由上升沿觸發(fā)還是下降沿觸發(fā)。應用此結構的時鐘門控單元時，要注意使能信號要在時鐘信號的非觸發(fā)沿變化，防止時鐘信號的變化在切換時被截斷，或者產(chǎn)生毛刺19 非鎖存器類型的時鐘門控單元對于使能信號的時序有一定的要求，對于單時鐘寄存器設計不太適合。 鎖存器類型的時鐘門控單元加入了電平敏感的鎖存器，用來將使能信號從時鐘的觸發(fā)沿保持到非觸發(fā)沿， 對于使能信號的時序沒有特殊
12、的要求2021目錄目錄 功耗基本原理 門控時鐘技術（Clock Gating） 多電壓域技術（多電壓域技術（Multi-Voltage） 電源門控技術（Power-Gating） 低功耗技術在SEP0611中的應用 低功耗前沿技術介紹 芯片的動態(tài)功耗正比于電壓值的平方，靜態(tài)功耗正比于電壓值，因此芯片的電壓域管理策略對芯片的功耗影響很大。 多電壓域技術是按照芯片功能和應用需要，將不同的邏輯模塊放置在不同的電壓域中，這些電壓域由電源管理模塊分別獨立供電，使得不同的邏輯模塊可以在不同的電壓下工作。 例如，某一段時間內(nèi)，某些性能要求不高的模塊可位于低電壓域中，而性能要求較高模塊的供電電壓相應較高， 且
13、多電壓域技術也是動態(tài)電壓頻率縮放（Dynamic Voltage and Frequency Scaling , DVFS）、靜態(tài)電壓縮放（Static Voltage Scaling, SVS）、自適應電壓縮放（Adaptive Voltage Scaling, AVS）設計的基礎。22 電路采用多電壓域技術會給設計帶來一些的新的挑戰(zhàn)： 信號在不同電壓域之間傳遞，需要插入電平轉(zhuǎn)換器（Level Shifter）實現(xiàn)電平轉(zhuǎn)換。 由于芯片各個模塊會工作在多種電壓下，因此在各種電壓下的時序要求都要滿足，加大了靜態(tài)時序分析（Static Timing Analysis ,STA）的復雜度。 電源網(wǎng)格
14、(Power grids)的布局規(guī)劃、模塊接口單元的電源布線等都變得更復雜。 板級上需要更多電壓調(diào)節(jié)器來提供各種不同電壓，增加板級設計的復雜度。 由于各個模塊電壓不同，模塊間上電/下電順序也需要仔細設計以避免電路出現(xiàn)死鎖。23 當一個信號從低電平電壓域通入高電平電壓域，由于PMOS晶體管柵極所加電壓過低而導致該邏輯門無法完全關斷，電平轉(zhuǎn)換器的使用可防止這種情況下出現(xiàn)的不正常的漏電電流； 其次，因為信號必須在不同電壓域中進行翻轉(zhuǎn)，電平轉(zhuǎn)換器能保證這些信號線的翻轉(zhuǎn)時間與延時計算正確，從而得到正確的時序信息。 電平轉(zhuǎn)換器實現(xiàn)不同電平之間的轉(zhuǎn)換，屬于模擬電路，而且由于模擬電路設計問題，這些電平轉(zhuǎn)換器都
15、是單向的，從高電平到低電平轉(zhuǎn)換或從低電平到高電平轉(zhuǎn)換。24 當高電平向低電平轉(zhuǎn)換時，要求高電平不超過低電平平均電壓的25%，因為過高的電壓可能會導致時序問題。 高向低的電平移位器可以就用一個反相器或緩沖器實現(xiàn)，一個典型的高到低的電平轉(zhuǎn)換器如圖所示。 電平轉(zhuǎn)換器放置在低電壓域中，其柵極上可以有一定的輸入過壓，輸出轉(zhuǎn)換為低電平。25 低到高的電平轉(zhuǎn)換器一般都是專門轉(zhuǎn)換單元，因為低電平電路的輸入信號不足以驅(qū)動高電平電路中的NMOS管，這將會導致電路的上升時間和下降時間變得很長，電路速度變慢。 一個簡單的低到高的電平轉(zhuǎn)換器如圖所示，通過輸入和輸入的反相信號驅(qū)動一個放大器。2627目錄目錄 功耗基本原理
16、 門控時鐘技術（Clock Gating） 多電壓域技術（Multi-Voltage） 電源門控技術（電源門控技術（Power-Gating） 低功耗技術在SEP0611中的應用 低功耗前沿技術介紹 隨著工藝技術的發(fā)展，由漏電流所產(chǎn)生的功耗所占的總功耗比例越來越大。對于諸如手機的手持移動設備中的SoC芯片，休眠模式下漏電流功耗的大小是設計者在設計時必須考慮的設計因素。 對于希望在休眠模式下盡量節(jié)省功耗的設計來說，最好的辦法是，將處于休眠模式狀態(tài)的模塊的供電電源關斷而保持其它模塊的正常供電，這種技術叫電源門控技術。 電源門控技術與時鐘門控技術相比，時鐘門控降低的僅僅是電路的動態(tài)功耗，而電源門控不
17、僅降低動態(tài)功耗，而且降低靜態(tài)功耗。 時鐘門控技術不影響設計電路的功能，也無須修改RTL（Register Transfer Level）代碼，它在設計和實現(xiàn)上可以是對設計者透明的，而電源門控技術影響各模塊之間的相互連接，安全進入和退出電源門控模式會增加很多額外的操作。28 電源門控一般有兩種方法來實現(xiàn)： 外部電源門控(external power gating)。實現(xiàn)電源門控最基本的方法，適于消耗漏電功耗較少但關斷時間較長的設計。舉個例子，一個SoC系統(tǒng)在板極上有CPU的專用電源，這個電源只提供電壓給CPU。外部電源門控技術就是，可以關閉這個電源以使CPU在非活動狀態(tài)時漏電功耗減小到零。但這種
18、做法也需要最長的時間對電源門控的模塊進行供電和數(shù)據(jù)的重新加載。 內(nèi)部電源門控(on-chip power gating)。內(nèi)部電源門控是指在芯片內(nèi)部用一些專門的邏輯單元如電源門控單元來控制所選模塊的供電情況。29 外部電源門控技術與內(nèi)部電源門控技術均能實現(xiàn)將電壓域中電壓關斷從而最大限度地減小漏電功耗的目的，但在物理實現(xiàn)過程中，內(nèi)部電源門控技術要復雜得多。 內(nèi)部電源門控技術有兩種實現(xiàn)方法，它們分別使用不同的電源門控單元：粗粒狀和細粒狀電源門控單元。30細粒狀電源門控單元是在工藝庫中每個標準單元結構的電源/地和構成邏輯的晶體管之間插入門控晶體管，以切斷電路的漏電電流。因為插入的晶體管要能提供所有情
19、況下該單元所需電流，而且為了防止對設計性能的影響，其寬長通常設計的很大。因此，使用細粒度門控單元的電源門控設計，不但大大地增加芯片面積、緊縮布線資源，還在一定程度上加大延時，影響電路的性能；如果其寬長比太小，則會影響系統(tǒng)的抗噪聲性能，降低系統(tǒng)可靠性，甚至會導致電路無法正常工作。當然，細粒狀電源門控單元也具有優(yōu)點：每一個單元可以有很好的模擬性能，包括對直流壓降（IR Drop）的影響和時序的影響，因為它們都集成在同一個標準單元中，可以用傳統(tǒng)的方法實現(xiàn)電源門控物理設計。如左圖所示，是細粒狀電源門控單元的結構示意圖。31 粗粒狀電源門控單元是利用門控單元控制整行甚至多行標準單元電路與電源/地線之間的
20、連接，從而減小每個單元的面積和多余的單元端口。門控單元的晶體管尺寸的選擇比較關鍵，通常其寬長比較大，它的結構設計比細粒狀電源門控單元更復雜，但顯而易見，使用粗粒狀電源門控單元比使用細粒狀電源門控單元的設計面積明顯的小很多。如右圖所示，是粗粒狀電源門控單元的結構示意圖。32 電源門控設計中不論使用外部電源門控還是內(nèi)部電源門控，均會遇到一個問題：被電源門控的模塊在門控過程中，因為它們的輸出信號變化緩慢，其信號值有很長一段時間處于閾值電壓附近，會造成相臨工作系統(tǒng)上N管P管常開，造成大量的直通電流（Crowbar current）。為了解決這個問題，在模塊相臨的接口之間需要添加隔離單元（isolati
21、on Cell，lSO）。當模塊電源關斷發(fā)生時，使能該模塊的隔離單元，使其他模塊不會受到輸入的中間電平影響。隔離單元設計思想是將這些不定的輸出信號鉗位到一個特定的合法值。隔離單元有三種類型：鉗位位到“1”、鉗位到“0”和鎖存到最近值。前兩種隔離單元的原理圖如圖所示：33隔離單元的缺點是會增加電路延時，對某些關鍵路徑而言，增加延時會降低設計的性能。另一種不會增加很大延時的隔離技術是使用上拉或下拉晶體管，但此法會引入端口上的多驅(qū)動問題，需仔細規(guī)劃模塊掉電和隔離使能的次序以防止競爭的發(fā)生，雖然使拉高或拉低晶體管是相對的弱驅(qū)動邏輯，也會引起總線競爭、產(chǎn)生過大的電流而導致錯誤。如圖所示是上拉、下拉晶體管
22、的結構示意圖，其中左圖表示上拉晶體管，當“ISOL”信號為高電平時，電源關斷模塊的輸出信號被鉗位到“0”，為低電平時，輸出信號正常；相反，右圖所示為上拉晶體管結構示意圖，當“ISOLN”信號為低電平時，電源關斷模塊的輸出信號被鉗位到“1”，為高電平時，輸出信號正常。此外這種多驅(qū)動的隔離方式也會給測試帶來困難。3435目錄目錄 功耗基本原理 門控時鐘技術（Clock Gating） 多電壓域技術（Multi-Voltage） 電源門控技術（Power-Gating） 低功耗技術在低功耗技術在SEP0611中的應用中的應用 低功耗前沿技術介紹 SEP0611是定位于手持視頻播放設備、衛(wèi)星導航產(chǎn)品的
23、高性能低功耗處理器，采用多電壓域設計，支持各電壓域獨立掉電，時鐘頻率動態(tài)可調(diào)，支持DVFS，支持低功耗模式，共有三種功耗模式可供切換：Normal模式、Stop模式、Sleep模式。 可根據(jù)具體工作場景對于性能的需求，動態(tài)調(diào)節(jié)系統(tǒng)的工作頻率，動態(tài)配置部分電壓區(qū)域的工作電壓，以及部分電壓區(qū)域的掉電，在滿足性能需求的前提下，盡可能減小系統(tǒng)的功耗，從而延長電池供給設備的工作時間。36SEP06xx芯片共有六個電壓域： Power Domain A：常開區(qū)，工作電壓為1.2V，電源管理單元（Power Manage Unit，PMU）放在這個domain中，PMU模塊主要實現(xiàn)系統(tǒng)時鐘控制和系統(tǒng)功耗控制
24、的功能Power Domain B：數(shù)字核心區(qū)，工作電壓為1.2V，包含Unicore、DDRC、LCDC、BUS1-5、GPU、USB、DMAC、GPS、VPU、ESRAM、SYSCTRL、HDMI、SDIO、VIC、UART、I2C、I2S、SPI、JPEG等。Power Domain C：備電區(qū)，RTC（Real Time Clock）的計時功能放在這個domain，當芯片進入Sleep模式時，此模塊仍需供電，因為此模塊需要提供精確的時間信號。Power Domain D：DDR-PHY區(qū)，工作電壓1.8V，DDR-PHY模塊是DDR控制器與DDR存儲器的接口模塊，時序要求較高，其工作電
25、壓符合DFI（DDR PHY Interface）標準。Power Domain E：數(shù)字IO區(qū)，工作電壓3.3V，數(shù)字核心模塊與芯片管腳的接口模塊Power Domain F：常開IO區(qū)，工作電壓3.3V，PMU模塊與芯片管腳的接口模塊3738 SEP06xx的各個電壓域模塊可以獨立斷電，模塊之間插入了電平轉(zhuǎn)換器和隔離單元。SEP0611的電源門控是通過外部電源門控實現(xiàn)的，如圖所示，各個電源模塊都由外部獨立的電源供電，當需要關閉某模塊時，配置GPIO，disable該模塊的外部低壓線性穩(wěn)壓源（low dropout regulator , LDO），使該模塊掉電。當所有模塊全部掉電（RTC模
26、塊除外），通過長按鍵或者RTC喚醒信號使能外部LDO。39 SEP06xx內(nèi)部共有3個PLL，分別是APLL、DPLL、MPLL，三個PLL的輸入為同一個晶振，晶振的選擇通過外部引腳選定，系統(tǒng)啟動后不能切換。APLL的輸出，經(jīng)過分頻后到Unicore及其他數(shù)字模塊；MPLL的輸出，經(jīng)過分頻后輸出到AHB和APB總線；DDRPLL的輸出，經(jīng)過分頻后輸出到DDR_PHY。系統(tǒng)中每個模塊都有獨立的時鐘門控寄存器，都可以通過配置門控寄存器關閉各個模塊的時鐘。40除了提供用戶自定義的時鐘門控和電源門控，SEP06xx還提供幾種低功耗模式，通過配置模式寄存器，可以使芯片實現(xiàn)模式自動切換功能。SEP06xx
27、共有三種功耗模式：Normal模式、Stop模式、Sleep模式。Normal模式模式：系統(tǒng)可以全速運行，Unicore可運行在800MHz，DDR可工作在400MHz，所有的電壓域全部開啟，系統(tǒng)可通過PLL輸出時鐘（普通狀態(tài)），可動態(tài)配置PLL分頻值和倍頻值等參數(shù)，以改變頻率，也可旁路PLL，直接由外部晶振輸出時鐘（低速狀態(tài)）。當UNICORE暫時沒有任務需要處理的時候，用戶可通過軟件執(zhí)行指令，使UNICORE進入STANDBY狀態(tài)，此時，UNICORE進入自身的時鐘門控模式，關閉UNICORE中大部分的時鐘，其他模塊的狀態(tài)不變，等待中斷源觸發(fā)退出STANDBY狀態(tài)。Stop模式模式：一種較
28、低功耗的待機狀態(tài)，相應地，在這種模式下也需要相對較長的喚醒時間。系統(tǒng)屏蔽所有模塊時鐘（RTC和PMU除外），PLL進入Power-Down模式，晶振選擇性關閉（可配置）。DDR進入自刷新模式。其他模塊的狀態(tài)與進入Stop 模式前的Normal狀態(tài)下相同。Sleep模式模式：手持設備的關機狀態(tài)。在此模式下，DDR進入self-refresh 狀態(tài)。除去常開區(qū)之外的所有模塊電源關斷，PLL進入Power-Down模式，關閉晶振。41NORMAL模式轉(zhuǎn)換至模式轉(zhuǎn)換至STOP及及SLEEP模式的狀態(tài)切換流程圖模式的狀態(tài)切換流程圖42 NormalStop：當工作模式寄存器（PMDR）的值變?yōu)镾top時
29、，判斷Unicore是否進入STANDBY狀態(tài)，等待總線允許暫停，暫?？偩€，屏蔽各模塊時鐘，將時鐘輸入切換成晶振，PLL進入PowerDown模式，選擇性的關閉晶振。 NormalSleep：當工作模式寄存器（PMDR）的值變?yōu)镾leep時，判斷Unicore是否進入STANDBY模式，等待總線允許暫停，暫停總線，屏蔽各模塊時鐘，將時鐘輸入切換成晶振，PLL進入PowerDown模式，關非常開區(qū)電源，等待關電應答信號，關選擇性的關閉晶振。43Stop和和Sleep模式轉(zhuǎn)換至模式轉(zhuǎn)換至Normal模式的流程圖模式的流程圖44 StopNormal：喚醒子模塊收到喚醒信號，開晶振，等待其穩(wěn)定，打開
30、所有被門控的時鐘，等待Unicore退出STANDBY狀態(tài)，恢復總線，寫工作模式寄存器的值為Normal。 SleepNormal：喚醒子模塊收到喚醒信號,，開晶振，等待其穩(wěn)定，控制外部電源電路給芯片內(nèi)部上電（嚴格遵守模塊上電順序），等待上電完成的反饋信號，復位信號置位，打開所有被門控的時鐘，恢復復位信號，恢復總線，控制disable隔離單元（Isolation），寫工作模式寄存器的值為Normal。4546目錄目錄 功耗基本原理 門控時鐘技術（Clock Gating） 多電壓域技術（Multi-Voltage） 電源門控技術（Power-Gating） 低功耗技術在SEP0611中的應用
31、低功耗前沿技術介紹低功耗前沿技術介紹 自適應閾值電壓調(diào)節(jié)技術（自適應閾值電壓調(diào)節(jié)技術（Adaptive Voltage Scaling，AVS）隨著微電子制造工藝的特征尺寸向超深亞微米縮小，工藝偏差（包括閾值電壓失配、寬長比失配等）、環(huán)境擾動（溫度變化、電源電壓波動、噪聲）等因素對芯片性能的影響越來越大，在電路實際工作過程中，必須考慮到各種因素對芯片的不利影響，以保證其能在最壞情況下正常工作，“最壞情況”即為對芯片正常工作造成負面影響的各種不利因素同時出現(xiàn)的情況。由于在數(shù)字集成電路設計中，PVT變化、噪聲等因素對芯片的影響都可歸結為關鍵單元和特殊路徑延時特性的變化，最壞情況也即電路工作時序余量
32、最小，時序最為緊張的情況。如圖為影響芯片時序余量的因素。主要包括關鍵路徑電壓因素、工藝因素、溫度因素、噪聲因素四個方面。47 為了保證數(shù)字電路正常工作，必須保證關鍵路徑在單時鐘周期內(nèi)工作正確。電路設計中，關鍵路徑需要通過靜態(tài)時序分析（Static Timing Analysis，STA）工具找到。但是，由STA工具分析出的關鍵路徑只是拓撲學上得到的，電路在實際工作中并不一定有實際數(shù)據(jù)通過，即使有，也與激勵密切相關，即并非每組激勵都會引起關鍵路徑的數(shù)據(jù)變化。這就使某些時刻，電路實際的工作電壓并非需要如所推測出的那樣高，關鍵路徑的電壓因素是影響時序余量的重要因素。 集成電路制造過程中的工藝波動會導致晶體管的尺寸、工作速度、閾值電壓等存在差異，同一晶圓不同工藝角上晶體管的參數(shù)存在一定的差異。在實際進行時序分析時，設計者往往用比實際情況悲觀的模型去預測路徑的延時，因而考
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