主板時(shí)鐘Clock

1、目錄1、 時(shí)鐘的重要性2、主板上的基本時(shí)鐘和時(shí)鐘分配3、晶振(石英晶體)和晶振電路4、鎖相環(huán)（PLL）變頻電路框圖 附：與主時(shí)鐘芯片有關(guān)的問(wèn)題5、接口的時(shí)間關(guān)系 5.1 接口的類型：開關(guān)方式的定義 5.2 基本同步時(shí)鐘接口 5.3 源同步 5.4 差分時(shí)鐘1、 時(shí)鐘的重要性 程序執(zhí)行的節(jié)拍控制和系統(tǒng)的工作速度由時(shí)鐘決定 硬件設(shè)計(jì)的基礎(chǔ) 寄存器級(jí)傳送和有限狀態(tài)機(jī)（內(nèi)部時(shí)序控制電路）都離不開時(shí)鐘 芯片間接口數(shù)據(jù)的發(fā)送與接受要以時(shí)鐘為參考 系統(tǒng)的穩(wěn)定性與時(shí)鐘有密切關(guān)系選擇控制輸入輸出例：寄存器級(jí)傳送：兩組寄存器間通過(guò)組合電路（由基本的與/或/非門組成的無(wú)反饋電路）或直接相連。當(dāng)來(lái)時(shí)鐘上升邊時(shí)，源寄存

2、器接受新的輸入，而原來(lái)的內(nèi)容經(jīng)過(guò)選擇控制所選的操作（變換），將結(jié)果送入目標(biāo)寄存器（與源寄存器接受新的輸入同時(shí)）。主時(shí)鐘芯片CPUGMCHDIMMCLK Buf.AGPDIMM南橋PCI總線槽/芯片LPCSI/O24.576MHz實(shí)時(shí)時(shí)鐘32.768 KHzCODEC BITCLK_CODEC12.288MHz (AC97)PlatformLAN connect25.000MHz14.318 MHz66/100/133MHz66MHzUSB48MHzISA槽100/133MHz33MHz24/48MHz14.318MHzSYSCLK8.33MHzLAN CLK2.5 /25MHz for 10/

3、100BASE-T 主時(shí)鐘芯片- 主時(shí)鐘芯片用14.31818MHz晶振 產(chǎn)生基本參考時(shí)鐘14.318MHz（周 期69.84ns）。14.318MHz的參考 時(shí)鐘輸出送ISA槽做OSC信號(hào)和南 橋內(nèi)定時(shí)電路(8253)的時(shí)鐘。早期 ISA總線時(shí)鐘為14.318M的三分頻 4.33MHz?，F(xiàn)在ISA的SYSCLK由 南橋或PCI ISA轉(zhuǎn)換芯片產(chǎn)生， PCI總線時(shí)鐘的四分頻（8.33M)。 決大多數(shù)ISA卡用OSC或內(nèi)部時(shí)鐘； 只少數(shù)卡用SYSCLK。 SYSCLK頻率可能影響普通鍵盤。 OSC可能影響ISA卡。- 在主時(shí)鐘芯片內(nèi)用鎖相環(huán)（PLL） 變頻電路產(chǎn)生主板的系統(tǒng)總線時(shí)鐘 66/100

4、/133MHz和SI/O及USB電路 所用的24/48MHz時(shí)鐘- 產(chǎn)生系統(tǒng)總線時(shí)鐘 的信號(hào)源時(shí)鐘 經(jīng)過(guò)分頻電路產(chǎn)生33MHz的PCI總 線時(shí)鐘和66MHz的AGP時(shí)鐘 CPU時(shí)鐘 - CPU接受主板系統(tǒng)總線時(shí)鐘,通過(guò)PLL變頻電路根據(jù)倍頻比產(chǎn)生CPU內(nèi)部的時(shí)鐘。對(duì)P4還產(chǎn) 生CPU外部總線數(shù)據(jù)傳輸?shù)臅r(shí)鐘。 DIMM時(shí)鐘緩沖 - 為避免DIMM時(shí)鐘線與系統(tǒng)時(shí)鐘線的關(guān)連，減小DIMM時(shí)鐘線長(zhǎng)度， DIMM時(shí)鐘有專門的緩沖 電路，它可與北橋或主時(shí)鐘芯片集成，也可單獨(dú)。但北橋內(nèi)要有PLL電路，調(diào)整緩沖電路的 輸入時(shí)鐘，保證DIMM時(shí)鐘與北橋輸出到DIMM信號(hào)的同步，及DIMM讀出數(shù)據(jù)與北橋接收時(shí) 鐘

5、的同步。 實(shí)時(shí)時(shí)鐘 - 南橋接32768晶振產(chǎn)生實(shí)時(shí)時(shí)鐘。這信號(hào)經(jīng)215分頻周期為1.00秒，再有秒、分、時(shí)、日、月 和年計(jì)數(shù)器和寄存器，組成實(shí)時(shí)時(shí)鐘控制。在休眠時(shí)主時(shí)鐘芯片不加 - 在休眠時(shí)主時(shí)鐘芯片不加電,僅實(shí)時(shí)時(shí)鐘電路有電。因此實(shí)時(shí)時(shí)鐘輸出作電源管理的時(shí)鐘，用 作喚醒的控制。 AC97時(shí)鐘 - CODEC芯片接24. 576MHz晶振產(chǎn)生AC97的位時(shí)鐘12.288MHz；再經(jīng)256分頻，產(chǎn)生同步時(shí) 鐘（頻率48.0KHz) LAN時(shí)鐘 - PHY芯片接25.000MHz晶振產(chǎn)生5MHz/50MHz的LAN時(shí)鐘分別用于10Mb/100Mb (10BASE-T/100BASE-T)(對(duì)In

6、tel 82562芯片）晶振用于產(chǎn)生準(zhǔn)確的振蕩頻率；計(jì)數(shù)器用于整數(shù)分頻；PLL變頻電路用于倍頻（提高頻率）或非整數(shù)變頻Quartz壓力壓力Quartz加壓力產(chǎn)生電壓+-加電壓引起收縮晶振 RLC 等效電路R為諧振頻率下內(nèi)部振動(dòng)損耗的等效電阻；C1和L為晶體諧振等效串聯(lián)諧振的電容和電感；C2為兩電極間的充電電容（包括引線和外殼）。兩個(gè)諧振頻率：串聯(lián)諧振頻率f s和并聯(lián)諧振頻率f p f s= (LC1)-1/2 /2 ； f a or f p= LC1C2/(C1+C2)-1/2 /2 晶振工作頻帶寬（f s- f p ）。實(shí)際的C2還應(yīng)包括與引線外殼電容并聯(lián)的晶振電路的負(fù)載電容CL。由于CL影

7、響 f p ，規(guī)定的晶振精度在規(guī)定的CL值下測(cè)試。關(guān)鍵參數(shù)：頻率、負(fù)載電容、精度、起動(dòng)功率電極晶體壓電效應(yīng)-晶振電路振蕩頻率的精度：除與晶振有關(guān) 外，還與負(fù)載電容CL及晶振走線有關(guān)CL= （CL1 x CL2）/（CL1+CL2）+CSCL1、CL2為外接電容；CS為電路的雜散電容，包括反相器的輸入/輸出電容。為保證精度，所購(gòu)晶振允許的CL要和外接的CL1、CL2匹配（并考慮反相器的輸入/輸出電容的影響）。QDI主板所用晶振的精度：14.31818M、24.576M和25.000MHz晶振精度為+/-30ppm；32768Hz晶振精度為+/-20ppm。對(duì)實(shí)時(shí)時(shí)鐘意味著一天快慢1.73秒。但由

8、于CL1和CL2容限的影響，實(shí)際精度要高于此值。LAN時(shí)鐘的精度要求不大于50ppm。- 晶振電路起振：開電時(shí)的起振是晶振電路必需注意的問(wèn)題。反相電路輸入（X1）和輸出（X2） 間的高值電阻及接地電容CL1、CL2均有助于電路的起振。對(duì)Intel 的ICH芯片實(shí)時(shí)時(shí)鐘的晶 振電路，為了增加電池壽命，減少了內(nèi)部反相放大電路的功耗電流（約2A，但驅(qū)動(dòng)能量?。?， 因而難以起振。外部增加自偏壓電路。對(duì)電阻電容偏壓電路，電池功耗電流小，但偏壓不穩(wěn)定， 有可能停振。特別是在高溫高濕的環(huán)境，更易于停振。對(duì)電阻分壓的偏壓電路，偏壓穩(wěn)定，不 易停振。但電池功耗電流大。- PCB布線的注意點(diǎn)：為減少地線噪音的影響

9、，CL1和CL2先相連，再單點(diǎn)接地。接X(jué)1和X2的線 要僅可能短和遠(yuǎn)離數(shù)字信號(hào)線，并適當(dāng)加寬，減少串?dāng)_和分布電感的影 響。時(shí)鐘芯片的電源要專門電感、電容濾波。濾波電容要靠近芯片，與 芯片的連接，要避免用過(guò)孔。X1X2參考時(shí)鐘輸入I經(jīng)經(jīng)N分頻輸出FR （ FR = FREF / N）；壓控振蕩器輸出FVCO 經(jīng)經(jīng)M分頻輸出FFB （ FFB = FVCO / M）； FVCO經(jīng)L分頻為變頻輸出FOUT。相位頻率檢測(cè)電路（PFD）比較R與V的相位，根據(jù)相位差控制電荷泵。向電容充放電， 改變電容上的電壓。電壓控制振蕩電路（VCO）根據(jù)電容上的電壓調(diào)整VCO的振蕩頻率FVCO 。迫使FFB 的 頻率與

10、相位與FR相同 （ FR= FFB ）。即 FVCO = FREF * （ M/N ）； 變頻輸出 FOUT = FREF * （ M/NL ）VCO的電源和地上的干擾會(huì)影響每次振蕩的周期，即產(chǎn)生振蕩頻率的抖動(dòng)（Jitter）。 因此PLL電路的地和電源要特殊處理。電源用電阻/電感和電容濾波。 若VCO的輸入電壓以VCO電源為參考，則VCO輸入處的電容可不接地， 接VCO的電源。PFDVCO分頻比分頻比 M分頻比分頻比 NFR參考時(shí)鐘輸入?yún)⒖紩r(shí)鐘輸入FREF變頻輸出變頻輸出FVCOFFB分頻比L變頻輸出變頻輸出FOUTFFB = 66.5MHzFVCO = 1066MHzFDIV1 = 533

11、 MHzFOUT = 266 MHzDIV A = 2DIV B = 2DIV C = 4PFDVCO66 MHzDiv CFVCOFDIV1FOUTFFBDiv ADiv B(VCO振蕩頻率范圍）= 1.0-1.5 GHz)實(shí)際輸出FDIV2變頻 - 主時(shí)鐘芯片的輸出信號(hào)頻率可由兩種方式更改： 通過(guò)跳線 - 在加電時(shí)芯片檢測(cè)跳線狀態(tài)，在加電復(fù)位期間得到穩(wěn)定的頻率輸出。 通過(guò)軟件（BIOS）經(jīng)由系統(tǒng)管理總線（SMB）更改芯片內(nèi)部控制寄存器值 接到新寄存器值后， 變頻電路需一段時(shí)間（ms級(jí)）才能穩(wěn)定，而AGP和PCI時(shí)鐘CPU總線主時(shí)鐘鎖相由主時(shí)鐘分頻產(chǎn)生， 可能更改分頻比（選不同分頻比的電路）

12、。這樣AGP和PCI時(shí)鐘輸出可能出現(xiàn)毛刺或窄脈沖。因 而變頻過(guò)程中主時(shí)鐘的不穩(wěn)定或AGP/PCI時(shí)鐘的毛刺均易使系統(tǒng)死機(jī)。為系統(tǒng)穩(wěn)定,避免死機(jī) 增加軟件控制復(fù)位信號(hào)，變頻時(shí)最好在這復(fù)位期間內(nèi)。（至少暫停系統(tǒng)運(yùn)行） 軟件變頻,選擇避免AGP和PCI的分頻有變化EMI 減少電磁輻射主時(shí)鐘芯片采用頻譜展寬(Spectrum)、關(guān)閉不用的DIMM/PCI槽時(shí)鐘等技術(shù)。此 外可控的驅(qū)動(dòng)強(qiáng)度和芯片外接地電容的調(diào)整通過(guò)改變邊沿斜率也影響EMI。 頻譜展寬：在壓控振蕩器電壓輸入上迭加一低頻小幅度三角波或正弦波電壓，使振蕩器輸出 頻率不固定在很窄的頻帶內(nèi)，而在規(guī)定的范圍內(nèi)緩慢變化。將頻帶展寬，EMI測(cè)試時(shí)頻帶窄

13、， 能量峰值高。頻帶展寬，能量峰值低。頻率變化的范圍通常有+0.25%、 0.5%和 - 0.5%。頻 率有正偏時(shí)使建立時(shí)間的容限減少，易引起死機(jī)。中心頻率負(fù)偏，可使測(cè)試指標(biāo)略偏低。 不用的DIMM/PCI槽等時(shí)鐘控制：每個(gè)時(shí)鐘輸出有運(yùn)行/停止控制。BIOS檢測(cè)系統(tǒng)配置后，關(guān) 閉系統(tǒng)不用的時(shí)鐘輸出。去除了這些時(shí)鐘線的輻射。減少了功耗和對(duì)地/電源的干擾。系統(tǒng)管理總線（SMB）- BIOS通過(guò)SMB以串行方式訪問(wèn)時(shí)鐘芯片內(nèi)的控制寄存器。除選擇頻率組合； 開/關(guān)頻譜展寬功能及選頻率變化范圍；時(shí)鐘輸出的運(yùn)行/停止控制以外，還可控制時(shí)鐘輸出 的強(qiáng)度、偏移和延遲時(shí)間等。+基本同步時(shí)鐘接口基本同步時(shí)鐘接口+

14、源同步接口源同步接口+流水線接口（線傳輸時(shí)間大于時(shí)鐘周期的源同步接口）流水線接口（線傳輸時(shí)間大于時(shí)鐘周期的源同步接口）數(shù)據(jù)數(shù)據(jù)CLKCLK數(shù)據(jù)數(shù)據(jù)選通選通CLK數(shù)據(jù)驅(qū)動(dòng)數(shù)據(jù)驅(qū)動(dòng)數(shù)據(jù)接收數(shù)據(jù)接收選通接收選通接收數(shù)據(jù)接收數(shù)據(jù)接收數(shù)據(jù)數(shù)據(jù)選通選通數(shù)據(jù)驅(qū)動(dòng)數(shù)據(jù)驅(qū)動(dòng)1 2 3 4數(shù)據(jù)接收數(shù)據(jù)接收1 2 3 4 數(shù)據(jù)時(shí)鐘混合編碼接口+普通同步時(shí)鐘接口用一共同的時(shí)鐘源將時(shí)鐘信號(hào)送到地址、數(shù)據(jù)和控制信號(hào)的驅(qū)動(dòng)源 芯片和接收端芯片。例如SDRAM時(shí)鐘緩沖-北橋-SDRAM芯片；主時(shí)鐘芯片-CPU-北橋； 主時(shí)鐘芯片-北橋-PCI槽或芯片+若時(shí)鐘線的傳輸時(shí)間遠(yuǎn)小于時(shí)鐘周期，驅(qū)動(dòng)源芯片和接收端芯片可用同一時(shí)鐘線驅(qū)動(dòng)

15、； 如14.318MHz時(shí)鐘。若時(shí)鐘線的傳輸時(shí)間與時(shí)鐘周期相比，不能忽略，驅(qū)動(dòng)源芯片和 接收端芯片分別用同一時(shí)鐘源，線長(zhǎng)需控制的兩條時(shí)鐘線驅(qū)動(dòng)。時(shí)鐘發(fā)生器MCH北橋SDRAM100 MHz100 MHzSDRAM接口時(shí)鐘芯片驅(qū)動(dòng)源芯片接收端芯片5.2 基本同步時(shí)鐘接口(續(xù)) 主要關(guān)注要滿足在信號(hào)接收端，相對(duì)于時(shí)鐘的預(yù)置（建立）時(shí)間和保持時(shí)間的要求. 時(shí)間關(guān)系分析要考慮走線的傳輸延遲、串?dāng)_、時(shí)鐘周期的抖動(dòng)和邊沿的偏移的影響 由器件的規(guī)格書可查同步輸出相對(duì)于時(shí)鐘輸入邊沿的延遲時(shí)間TCO的最大（max）和 最?。╩in）值；同步輸入相對(duì)于時(shí)鐘輸入所需的預(yù)置時(shí)間Ts和保持時(shí)間Th最大和 最小值。 信號(hào)

16、完整性模擬計(jì)算走線延遲和由時(shí)鐘線長(zhǎng)度不同所增加的偏移。 同步的概念：保證在一時(shí)鐘上升邊產(chǎn)生的信號(hào)驅(qū)動(dòng)輸出，一定在下一時(shí)鐘上升邊被 接收端電路接收。時(shí)鐘的偏移（Tskew）包括時(shí)鐘芯片輸出CLK1和CLK2間的時(shí)間差和CLK1到驅(qū)動(dòng)芯片與CLK2到接收端芯片走線延遲時(shí)間差。由驅(qū)動(dòng)芯片輸出到接收端輸入的走線延遲時(shí)間為TflightTflightTcoTskewTs，Th預(yù)置時(shí)間預(yù)置時(shí)間偏移偏移抖動(dòng)抖動(dòng)驅(qū)動(dòng)芯片時(shí)鐘輸入接收芯片時(shí)鐘輸入Tcycle = Tcomax + Tflightmax + Tsmax + Tjitter + Tskew + TmarginTmargin = Tcycle Tco

17、max Tflightmax Tsmax - Tjitter - TskewTcycle接收芯片信號(hào)輸入Tflight驅(qū)動(dòng)芯片信號(hào)輸出地址、數(shù)據(jù)、控制Tco容限容限Tcycle 限定了系統(tǒng)的最高工作頻率（在芯片內(nèi)部，由于是寄存器傳送限定了系統(tǒng)的最高工作頻率（在芯片內(nèi)部，由于是寄存器傳送的同步設(shè)計(jì)，的同步設(shè)計(jì)， Tflightmax中除走線外再加上寄存器間組合電路的延遲；中除走線外再加上寄存器間組合電路的延遲；Tskew為兩寄存器時(shí)鐘間的偏移）為兩寄存器時(shí)鐘間的偏移）Tflightmax 限定了信號(hào)驅(qū)動(dòng)源與接收端間走線的最長(zhǎng)線長(zhǎng)限定了信號(hào)驅(qū)動(dòng)源與接收端間走線的最長(zhǎng)線長(zhǎng)(Skew)(Jitter)

18、Thmax保持時(shí)間保持時(shí)間Skew偏移偏移驅(qū)動(dòng)芯片時(shí)鐘輸入接收芯片時(shí)鐘輸入驅(qū)動(dòng)芯片信號(hào)輸出地址、數(shù)據(jù)、控制)Tco接收芯片信號(hào)輸入TflightTmargin容限容限Tcomin + Tflightmin = Tskew + Thmax + TmarginTmargin = Tcomin + Tflightmin - Tskew - ThmaxTflightmin限定了信號(hào)驅(qū)動(dòng)源與接收端間走線的信號(hào)驅(qū)動(dòng)源與接收端間走線的最短線長(zhǎng)+與信號(hào)傳輸方向相同，驅(qū)動(dòng)源在發(fā)數(shù)據(jù)時(shí)，發(fā)選通信號(hào)。接收端在選通的上升邊和下降邊接收 輸入的數(shù)據(jù)。這消除了時(shí)鐘偏移和信號(hào)驅(qū)動(dòng)源與接收端間走線延遲的影響。因而允許比基本同

19、 步時(shí)鐘高的數(shù)據(jù)傳輸頻率。但數(shù)據(jù)線和對(duì)應(yīng)選通線延遲時(shí)間的差別會(huì)影響接收數(shù)據(jù)的可靠性。+DDR的數(shù)據(jù)傳輸、 2X和4X AGP的數(shù)據(jù)傳輸和南北橋間的Hub Link均用源同步。驅(qū)動(dòng)選通接收數(shù)據(jù)選通Tva 信號(hào)(數(shù)據(jù)、地址)Tvb Tvb 為驅(qū)動(dòng)端選通邊沿前信號(hào)（數(shù)據(jù)/地址）穩(wěn)定的最短時(shí)間；Tva驅(qū)動(dòng)端選通邊沿后信號(hào) 開始變化的最短時(shí)間。 源同步電路驅(qū)動(dòng)源芯片應(yīng)給出Tvb和Tva；接收端芯片會(huì)給出信號(hào)輸入相對(duì)于選通輸入的建 立時(shí)間和保持時(shí)間的要求。通過(guò)模擬計(jì)算信號(hào)和選通的走線傳輸延遲時(shí)間Tfldata和 Tflst b 。 關(guān)注的是這兩個(gè)延遲時(shí)間的偏移。驅(qū)動(dòng)端：驅(qū)動(dòng)輸出選通驅(qū)動(dòng)輸出信號(hào) （數(shù)據(jù)、地

20、址）接收輸入信號(hào) 接收輸入選通TvbTflstbTfldataTvb + Tflstbmin = Tfldatamax + Tsetup + TmarginTmargin = Tvb + Tflstbmin - Tfldatamax - Tsetup 走線偏移走線偏移 Tflskew = Tfldatamax Tflstbmin 容限容限 Tmargin = Tvb - Tflskew - Tsetup TsetupTmarginThold驅(qū)動(dòng)輸出選通驅(qū)動(dòng)輸出信號(hào) （數(shù)據(jù)、地址）接收輸入信號(hào) 接收輸入選通Tva + Tfldatamin = Tflstbmax +Thold + Tmargin

21、Tmargin = Tva + Tfldatamin - Tflstbmax - Thold 走線偏移走線偏移 Tflskew = Tflstbmax Tfldatamin 容限容限 Tmargin = Tva - Tflskew - Thold TvaTfldataTmarginTflstb+寫入DQ的時(shí)序 - DQ源同步到DQS。北橋MCH為驅(qū)動(dòng)源；DDR DRAM芯片為接收端。tSetup_Margin = tDVB(min) + tfltDQS(min) - tDS - tfltDQ(max)tHold_Margin = tDVA(min) + tfltDQ(min) - tDH -

22、tfltDQS(max)DQS MCHTPERIOD = 10nSDQ MCHDQS DRAMDQ DRAMtDVB(min)tfltDQS(min)tfltDQ(max)SetuptDVA(min)tDHtfltDQ(min)tfltDQS(max)HoldtDS+tDVB和 tDVA的窗口對(duì)DDR200理論上各為2.5ns。但由于各種因素的影響減到1.125ns。tDVb/atDVbtDVaPLL Jitter0.4000.400Package Crosstalk0.1000.100Buffer Strength Variation (0pF)0.0000.000Power Deliver

23、y (SSO, etc.)0.2000.200Buffer Rise/Fall Mismatch0.2500.250MIOCLK Clock Tree Skew0.1500.150Duty Cycle Error (internal clocks)0.1000.100Tester Guard Band0.1750.175Total1.3751.375window = (1/4)(tcycle) / (1/4)(tcycle) 2.5002.500tDVb & tDVa respectively1.1251.125tDVB(min)1.125tDVA(min)1.125tfltDQS(min)0

24、.870tfltDQ(min)0.870tDS-0.600tDH-0.600tfltDQ(max)-1.150tfltDQS(max)-1.150Setup Margin0.245Hold Margin0.245MCH (晶片和封裝)的影響來(lái)自DDR-200規(guī)格書來(lái)自SI模擬影響的因素有： - 內(nèi)部PLL的抖動(dòng) - 驅(qū)動(dòng)器強(qiáng)度的變化（左表未計(jì)） - 電源、地的噪音 - 驅(qū)動(dòng)緩沖上升/下降邊的不匹配 - 芯片內(nèi)部時(shí)鐘的偏移 - 測(cè)試系統(tǒng)的誤差（預(yù)留的安全 區(qū)）連線的影響考慮在走線延遲時(shí)間 和偏差內(nèi)。通過(guò)電路傳輸模擬得 到。偏差+/- 0.28ns 對(duì)DDR-200建立時(shí)間和保持時(shí)間 的容限為0.245ns接收端DDR的容限0.750.751.51.5001 nsec / divisi