第1章_EDA設(shè)計流程及工具ppt課件

1、第1章 EDA設(shè)計流程及其工具 1.1 EDA設(shè)計流程 1.2 常用EDA工具 1.3 Quartus II 概述第1章 EDA設(shè)計流程及其工具 本章首先引見EDA設(shè)計流程，然后分別引見與這些設(shè)計流程中各環(huán)節(jié)親密相關(guān)的EDA工具軟件，再就QuartusII的根本情況作一簡述。原理圖/VHDL文本編輯綜合FPGA/CPLD適配FPGA/CPLD編程下載FPGA/CPLD器件和電路系統(tǒng)時序與功能門級仿真1、功能仿真2、時序仿真邏輯綜合器構(gòu)造綜合器1、isp方式下載 2、JTAG方式下載 3、針對SRAM構(gòu)造的配置 4、OTP器件編程 功能仿真 1.1 EDA設(shè)計流程運用FPGA/CPLD的EDA開

2、發(fā)流程:1.1.1 設(shè)計輸入(原理圖HDL文本編輯)1. 圖形輸入 圖形輸入 原理圖輸入 形狀圖輸入 波形圖輸入2. HDL文本輸入1.1.1 設(shè)計輸入(原理圖HDL文本編輯) 這種方式與傳統(tǒng)的計算機軟件言語編輯輸入根本一致。就是將運用了某種硬件描畫言語(HDL)的電路設(shè)計文本，如VHDL或Verilog的源程序，進展編輯輸入。 可以說，運用HDL的文本輸入方法抑制了上述原理圖輸入法存在的一切弊端，為EDA技術(shù)的運用和開展翻開了一個寬廣的天地。1.1.2 綜合 整個綜合過程就是將設(shè)計者在EDA平臺上編輯輸入的HDL文本、原理圖或形狀圖形描畫，根據(jù)給定的硬件構(gòu)造組件和約束控制條件進展編譯、優(yōu)化、

3、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描畫網(wǎng)表文件。由此可見，綜合器任務(wù)前，必需給定最后實現(xiàn)的硬件構(gòu)造參數(shù)，它的功能就是將軟件描畫與給定的硬件構(gòu)造用某種網(wǎng)表文件的方式對應(yīng)起來，成為相互對應(yīng)的映射關(guān)系。1.1.3 適配 適配器也稱構(gòu)造綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目的器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。適配所選定的目的器件(FPGA/CPLD芯片)必需屬于原綜合器指定的目的器件系列。 邏輯綜合經(jīng)過后必需利用適配器將綜合后網(wǎng)表文件針對某一詳細的目的器件進展邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯規(guī)劃布線操作。適配完成后可

4、以利用適配所產(chǎn)生的仿真文件作準確的時序仿真，同時產(chǎn)生可用于編程的文件。1.1.4 時序仿真與功能仿真時序仿真功能仿真 就是接近真實器件運轉(zhuǎn)特性的仿真，仿真文件中己包含了器件硬件特性參數(shù)，因此，仿真精度高。 是直接對VHDL、原理圖描畫或其他描畫方式的邏輯功能進展測試模擬，以了解其實現(xiàn)的功能能否滿足原設(shè)計的要求的過程，仿真過程不涉及任何詳細器件的硬件特性。1.1.5 編程下載 通常，將對CPLD的下載稱為編程(Program)，對FPGA中的SRAM進展直接下載的方式稱為配置(Configure)，但對于OTP FPGA的下載和對FPGA的公用配置ROM的下載仍稱為編程。 FPGA與CPLD的區(qū)

5、分和分類主要是根據(jù)其構(gòu)造特點和任務(wù)原理。通常的分類方法是： 將以乘積項構(gòu)造方式構(gòu)成邏輯行為的器件稱為CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。 將以查表法構(gòu)造方式構(gòu)成邏輯行為的器件稱為FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。1.1.6 硬件測試 最后是將含有載入了設(shè)計的FPGA或CPLD的硬件系統(tǒng)進展一致測試，以便最終驗證設(shè)計工程在目的系統(tǒng)上的實踐任務(wù)情況，以排除錯誤，改良設(shè)計。1.2 常用EDA工具 本節(jié)主要引見當(dāng)今

6、廣泛運用的以開發(fā)FPGA和CPLD為主的EDA工具，及部分關(guān)于ASIC設(shè)計的EDA工具。 EDA工具大致可以分為如下5個模塊：設(shè)計輸入編輯器仿真器HDL綜合器適配器(或規(guī)劃布線器)下載器1.2 常用EDA工具1.3.1 設(shè)計輸入編輯器1.3.2 HDL綜合器性能良好的FPGA/CPLD設(shè)計的HDL綜合器有如下三種： Synopsys公司的FPGA Compiler、FPGA Express綜合器。 Synplicity公司的Synplify Pro綜合器。 Mentor子公司Exemplar Logic的LeonardoSpectrum綜合器。綜合器的運用也有兩種方式：圖形方式和命令行方式(S

7、hell方式)。1.2 常用EDA工具1.3.3 仿真器 按處置的硬件描畫言語類型分，HDL仿真器可分為：(1) VHDL仿真器。(2) Verilog仿真器。(3) Mixed HDL仿真器(混合HDL仿真器，同時處置Verilog與VHDL)。 (4) 其他HDL仿真器(針對其他HDL言語的仿真)。 按仿真的電路描畫級別的不同，HDL仿真器可以單獨或綜合完成以下各仿真步驟： (1) 系統(tǒng)級仿真。 (2) 行為級仿真。 (3) RTL級仿真。 (4) 門級時序仿真。1.2 常用EDA工具1.3.4 適配器(規(guī)劃布線器)1.3.5 下載器(編程器) 適配器的義務(wù)是完成目的系統(tǒng)在器件上的規(guī)劃布線

8、。適配，即構(gòu)造綜合通常都由可編程邏輯器件的廠商提供的專門針對器件開發(fā)的軟件來完成。這些軟件可以單獨或嵌入在廠商的針對本人產(chǎn)品的集成EDA開發(fā)環(huán)境中存在。下載電纜 EDA工具軟件1、ALTERA： MAX+PLUSII、QUARTUSII2、LATTICE： isp EXPERT SYSTEM、 isp Synario ispDesignExpert SYSTEM ispCOMPILER、PAC-DESIGNER3、XILINX： FOUNDATION、ISE4、FPGA Compiler、FPGA Express、Synplify、 Leonardo Spectrum . EDA公司 ： CA

9、DENCE、EXEMPLAR、MENTOR GRAPHICS、OrCAD、SYNOPSYS、SYNPLICITY、VIEWLOGIC、.1.3 Quartus II概述Quartus II設(shè)計流程設(shè)計描畫設(shè)計輸入設(shè)計編譯功能確認延時確認器件編程在線確認消費設(shè)計修正命令行方式腳本Step1：進入QuartusII環(huán)境工程導(dǎo)航窗口形狀窗口信息窗口 用VHDL設(shè)計一個4位加法計數(shù)器Step2：建立新工程管理窗。在翻開的Quartus II 中 點擊File菜單，選擇New Project Wizard 項，會出現(xiàn)引見頁，點擊Next按鈕，將出現(xiàn)New Project Wizard對話框。輸入目錄名工

10、程稱號頂層實體稱號 留意：工程稱號與頂層實體名一致Step3：將設(shè)計文件參與工程中。點擊Next按鈕，出 現(xiàn)New Project Wizard第二頁。將與此工程相關(guān)的一切文件加進此工程選擇文件Step4：選擇目的芯片。再次點擊Next，選擇目的芯片。選擇芯片系列自動選擇詳細的芯片Step5：選擇仿真器和綜合器類型。點擊上圖的Next按 鈕，這時彈出的窗口是選擇仿真器和綜合器類 型的，假設(shè)是選擇默許，表示都選QuartusII 中自帶的仿真器和綜合器。Step6：終了設(shè)置。最后按鍵Finish，即已設(shè)定好工程。 cnt4出如今工程導(dǎo)航窗口層次欄中。Step7：輸入源程序。翻開Quartus I

11、I，選擇菜單 FileNew，翻開New窗口。選擇此言語類型Step8：在VHDL文本編譯窗中鍵入4位二進制計數(shù)器 的VHDL程序。工程稱號Step9：選擇Processing菜單的Start Compilation 項，啟動全程編譯。邏輯綜合適配配置文件裝配時序分析編譯處置信息編譯報告Step10：翻開波形編輯器。選擇菜單FileNew，在New窗口 中選Other File中的Vector Waveform File 項，點擊OK，即出現(xiàn)空白的波形編輯器。參與信號節(jié)點稱號Step11：設(shè)置仿真時間區(qū)域。為了使仿真時間軸設(shè)置在一個 合理的時間區(qū)域上，選擇菜單 EditEnd Time ， 在

12、彈出的窗口中的Time項中鍵入50，單位選us，點 擊OK，終了設(shè)置。Step12：輸入信號節(jié)點。選擇菜單ViewUtility Windows Node Finder。出現(xiàn)對話框，在Filter框中選 Pins:all，然后點擊List 按鈕。于是下方的 Nodes Found窗口出現(xiàn)了設(shè)計中的cnt4工程的一切 端口引腳名。用鼠標將重要的端口節(jié)點CP和輸出總線 Q逐個拖到波形編輯窗。Step13：編輯輸入鼓勵信號。點擊時鐘名CP ，使之變藍色， 在點擊左側(cè)的時鐘設(shè)置鍵，在Clock窗中設(shè)置CP的 周期為10us；最后對波形文件存盤。 總線Step14：仿真器參數(shù)設(shè)置。選擇菜單Assignm

13、ent中的 Settings，在Settings窗中選Simulator Settings， 察看仿真總體設(shè)置情況；在Simulation Mode 中確 認仿真方式為時序仿真Timing。Step15：啟動仿真器。如今一切設(shè)置進展終了，在菜單 Processing 項選 Start Simulation，直到出現(xiàn) Simulation was successful，仿真終了。Step16：察看仿真結(jié)果。仿真波形文件 Simulation Report 通常會自動彈出。時序仿真輸入輸出Step17：Timing Analyzer在全編譯期間對設(shè)計自動進行時序分析 。Step17：運用Settings對話框Assignment菜單的Timing Requirements &Options頁面修正設(shè)置。 Step19：運用RTL Viewer分析綜合結(jié)果 (在Tools 菜單中選擇RTL Viewer ) 4位鎖存器組合電路加1器鎖存信號輸出反響Step20：運用Technology Map Viewer分析綜合結(jié)果