基于VHDL語(yǔ)言的數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì)說(shuō)明

1、 PAGE55 / NUMPAGES63基于VHDL語(yǔ)言的數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì)目錄TOC o 1-3 u設(shè)計(jì)總說(shuō)明IINTRODUCTIONII1 緒論11.1設(shè)計(jì)的意義與背景11.2 課題研究的主要容22數(shù)字調(diào)制與解調(diào)的原理32.1 數(shù)字調(diào)制與解調(diào)概述32.2 2ASK的調(diào)制與解調(diào)的原理42.32FSK的調(diào)制與解調(diào)的原理62.4 2CPSK的調(diào)制與解調(diào)的原理92.5 2DPSK的調(diào)制與解調(diào)的原理113軟件和VHDL語(yǔ)言以與Quartus簡(jiǎn)介143.1FPGA軟件簡(jiǎn)介143.2 Quartus語(yǔ)言簡(jiǎn)介173.3 VHDL語(yǔ)言基礎(chǔ)194 基于VHDL語(yǔ)言的數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì)244.1基

2、于VHDL語(yǔ)言的數(shù)字頻帶系統(tǒng)概述244.2 基于VHDL語(yǔ)言實(shí)現(xiàn)2ASK的調(diào)制與解調(diào)244.2.1 2ASK調(diào)制的實(shí)現(xiàn)244.2.2 2ASK解調(diào)的實(shí)現(xiàn)264.2.3 2ASK調(diào)制解調(diào)的仿真波形與分析294.3基于VHDL語(yǔ)言實(shí)現(xiàn)FSK的調(diào)制與解調(diào)314.3.1 2FSK調(diào)制的實(shí)現(xiàn)314.3.2 2FSK解調(diào)的實(shí)現(xiàn)354.3.3 2FSK調(diào)制解調(diào)的仿真波形與分析374.4基于VHDL語(yǔ)言的實(shí)現(xiàn)CPSK的調(diào)制與解調(diào)394.4.1 2CPSK調(diào)制的實(shí)現(xiàn)394.4.2 2CPSK解調(diào)的實(shí)現(xiàn)424.4.3 2CPSK調(diào)制解調(diào)的仿真波形與分析444.5 基于VHDL語(yǔ)言實(shí)現(xiàn)2DPSK的調(diào)制與解調(diào)464.

3、5.1 2DPSK調(diào)制的實(shí)現(xiàn)464.5.2 2DPSK解調(diào)的實(shí)現(xiàn)484.5.3 2DPSK調(diào)制解調(diào)的仿真波形與分析505 總結(jié)52致53參考文獻(xiàn)54數(shù)字頻帶傳輸系統(tǒng)的建模與設(shè)計(jì)設(shè)計(jì)總說(shuō)明:數(shù)字信號(hào)的傳輸方式分為基帶傳輸和頻帶傳輸，在數(shù)字頻帶傳輸系統(tǒng)中，數(shù)字信號(hào)對(duì)高頻載波進(jìn)行調(diào)制，變?yōu)轭l帶信號(hào)，通過(guò)信道傳輸，在接收端解調(diào)后恢復(fù)成數(shù)字信號(hào)。數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì)通過(guò)對(duì)于2ASK、2FSK、2PSK、DPSK調(diào)制解調(diào)的VHDL語(yǔ)言的設(shè)計(jì)，運(yùn)用Quartus 軟件進(jìn)行編譯和仿真，程序經(jīng)過(guò)編譯和仿真完全正確后將程序燒入單片機(jī)中，在硬件上實(shí)現(xiàn)2ASK、2FSK、2PSK、DPSK調(diào)制解調(diào)的功能。完成對(duì)于

4、數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì)。二進(jìn)制振幅鍵控（2ASK）是載波信號(hào)隨著基帶信號(hào)的振幅變化；二進(jìn)制頻移鍵控（2FSK）是載波信號(hào)隨著基帶信號(hào)的頻率變化；二進(jìn)制相移鍵控（2PSK）是載波隨著基帶信號(hào)的相位變化，由于2PSK體制中相位的不確定性，差分相移鍵控（2DPSK）是載波隨著基帶信號(hào)的相對(duì)相移變化。數(shù)字調(diào)制就是將基帶信號(hào)搬移到高頻載波上，從而降低基帶信號(hào)的低頻分量，使信號(hào)與信道特性相匹配，實(shí)現(xiàn)信號(hào)在在信道中的傳輸。解調(diào)是接收端將在已調(diào)信號(hào)從高頻載波上搬移下來(lái)，還原成為基帶信號(hào)。基于VHDL語(yǔ)言實(shí)現(xiàn)2ASK、2FSK、2PSK、DPSK調(diào)制解調(diào)。VHDL(Very-High-Speed Integr

5、ated Circuit Hardware Description) 是一種標(biāo)準(zhǔn)的硬件描述語(yǔ)言，通過(guò)用VHDL語(yǔ)言編程在Quartus軟件上實(shí)現(xiàn)2ASK、2FSK、2PSK、DPSK調(diào)制解調(diào)。并結(jié)合所編的調(diào)制解調(diào)程序完成對(duì)2ASK、2FSK、2PSK、DPSK調(diào)制解調(diào)邏輯電路的設(shè)計(jì)。在VHDL程序經(jīng)過(guò)分析當(dāng)前文件檢查語(yǔ)法錯(cuò)誤、分析與編譯、分析與綜合、適配后，完成全程編譯?？梢赃M(jìn)行時(shí)序仿真，在Quartus 中可以清楚的分析仿真的波形，根具2ASK、2FSK、2PSK、DPSK調(diào)制解調(diào)的原理，分析波形的正確性。本設(shè)計(jì)通過(guò)VHDL語(yǔ)言進(jìn)行數(shù)字頻帶傳輸系統(tǒng)的建模、程序設(shè)計(jì)與仿真、完成數(shù)字頻帶傳輸系統(tǒng)

6、電路設(shè)計(jì)、完成數(shù)字頻帶傳輸系統(tǒng)的程序設(shè)計(jì)、完成數(shù)字頻帶傳輸系統(tǒng)的仿真、繪制數(shù)字頻帶傳輸系統(tǒng)的系統(tǒng)設(shè)計(jì)圖、波形仿真圖。關(guān)鍵字：2ASK、2FSK、2PSK、DPSK、仿真、調(diào)制與解調(diào)、VHDL語(yǔ)言The Modeling and Design of digital band systemIntroduction： Digital signals mode of transmission can be divided into baseband transmission and band transmission. In digital band transmission system, digi

7、tal signal modulates clipped wave of high frequency and turns to band signal, and returns to digital signal after recipients demodulation through channel transmission. Through the design of VHDL language to modulate and demodulate 2ASK、2FSK、2PSK and DPSK, and through the adoption of Quartus to fulfi

8、ll compilation and simulation, the system debugs itself on single chip, thus reaching the goal of 2ASK、2FSK、2PSK、DPSK in hardware and achieving the modeling and design of digital band system. By the modeling and design of digital band system, I have a basic understanding of the principle in 2ASK、2FS

9、K、2PSK and DPSKs modulation and demodulation. 2ASKcarrier wave signal varies with the amplitude of baseband signal; 2FSK carrier wave signal varies with baseband signals frequency; 2PSK carrier wave signal varies with the phase of baseband signal; 2DPSK carrier wave signal varies with relative phase

10、-shifting. Digital modulation means relocating baseband signal to clipped wave of high frequency so that the low frequency weight of baseband signal can be declined, signal and channels features are matched, and signal is transferred in channel. Demodulation refers to that the recipient makes modula

11、ted signal relocate from carrier wave signal of high frequency and return to baseband signal. We aim at realizing the modulation and demodulation of 2ASK、2FSK、2PSK and DPSK in VHDL language. VHDL(Very-High-Speed Integrated Circuit Hardware Description) is a standard language describing hardware prog

12、ramming through Quartus softwareto finish2ASK、2FSK、2PSK and DPSK modulation and demodulation. And the design of logic circuit will be completed if combined with the compiled modulation and demodulation process. After the analysis of the current program, checkup of grammatical errors, analysis and co

13、mpilation, analysis and synthesis, and adaptation, the entire compilation will be achieved. Timing sequence can be simulated in Quartus and we get the clear analysis of the simulated wave form based on the principle in 2ASK、2FSK、2PSK and DPSKs modulation and demodulation, and analyze the validity of

14、 wave form. Key words: 2ASK;2FSK;2PSK;DPSK; simulation; modulation and demodulation; VHDL language1 緒論1.1設(shè)計(jì)的意義與背景隨著當(dāng)今電子信息技術(shù)的快速發(fā)展，現(xiàn)代計(jì)算機(jī)技術(shù)與微電子技術(shù)的結(jié)合越來(lái)越緊密，而利用高層次的VHDL/Verilog語(yǔ)言等硬件描述語(yǔ)言對(duì)于現(xiàn)場(chǎng)課編程門陣列（FPGA）和復(fù)雜可編程邏輯器件（CPLD）進(jìn)行設(shè)計(jì)，使之成為集成電路（ASIC），這很大程度上縮短了設(shè)計(jì)的開(kāi)發(fā)周期和開(kāi)發(fā)的成本。VHDL等設(shè)計(jì)語(yǔ)言的出現(xiàn)和ASIC的應(yīng)用極促進(jìn)了現(xiàn)代通信技術(shù)的發(fā)展，尤其是對(duì)數(shù)字通信系統(tǒng)的A

15、SIC芯片的研究有重要的實(shí)踐意義。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言 HYPERLINK :/baike.baidu /view/786587.htm t _blank 。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分，與端口）和部（或稱不可視部分），既涉與實(shí)體的部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成外部分的概念是VH

16、DL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。EDA技術(shù)基于計(jì)算機(jī)為工作平臺(tái)把數(shù)字通信技術(shù)、微電子技術(shù)和電子設(shè)計(jì)自動(dòng)技術(shù)結(jié)合了起來(lái)，融合應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)等最新研究成果研制而成的電子CAD通用軟件包。EDA技術(shù)主要應(yīng)用于輔助設(shè)計(jì)三方面的工作：IC技術(shù)、PCB設(shè)計(jì)、電子電路系統(tǒng)設(shè)計(jì)，將硬件設(shè)計(jì)軟件化，使之在電子系統(tǒng)設(shè)計(jì)中能過(guò)突破一些技術(shù)瓶頸，加速了通信系統(tǒng)的設(shè)計(jì)速率，提高了產(chǎn)品的性價(jià)比。EDA技術(shù)在電子設(shè)計(jì)數(shù)字系統(tǒng)中有廣泛的應(yīng)用，是當(dāng)今集成電子電路數(shù)字系統(tǒng)設(shè)計(jì)中的排頭兵，隨著現(xiàn)代社會(huì)對(duì)信息化和數(shù)字化的迫切需求，EDA技術(shù)必然會(huì)進(jìn)入一個(gè)快速飛躍的階段。目前通信傳輸早已不是單一的語(yǔ)音傳輸，而是包括了圖像、

17、文字、視頻等復(fù)雜業(yè)務(wù)的傳輸，所以對(duì)通信系統(tǒng)的性能的要求越來(lái)越高，而數(shù)字頻帶系統(tǒng)作為一切數(shù)字通信傳輸?shù)幕A(chǔ)，無(wú)論在多么復(fù)雜的數(shù)字通信傳輸中數(shù)字頻帶系統(tǒng)永遠(yuǎn)都會(huì)存在，掌握數(shù)字頻帶系統(tǒng)的原理以與設(shè)計(jì)，對(duì)于復(fù)雜的通信系統(tǒng)設(shè)計(jì)具有基礎(chǔ)性的作用，學(xué)好它也有利于認(rèn)識(shí)和理解以后日新月異的通信產(chǎn)品，對(duì)以后再通信領(lǐng)域的發(fā)展有重要的意義。1.2 課題研究的主要容課題主要研究了數(shù)字頻帶系統(tǒng)VHDL的建模與設(shè)計(jì)，主要包括了：能夠認(rèn)識(shí)VHDL，理解VHDL的語(yǔ)法和編程結(jié)構(gòu)，熟悉VHDL中的各種函數(shù)與邏輯關(guān)系；學(xué)習(xí)并能夠熟練的使用VHDL對(duì)數(shù)字系統(tǒng)進(jìn)行建模與設(shè)計(jì)，用VHDL實(shí)現(xiàn)二進(jìn)制振幅鍵控（2ASK）、二進(jìn)制頻移鍵控（2

18、FSK）、二進(jìn)制相移鍵控（2PSK）、差分相移鍵控（2DPSK）的調(diào)制與解調(diào)；通過(guò)對(duì)數(shù)字頻帶系統(tǒng)基于VHDL的建模與設(shè)計(jì)，解決在程序中出現(xiàn)的錯(cuò)誤和問(wèn)題，提升對(duì)于VHDL的運(yùn)用能力；并對(duì)應(yīng)的VHDL程序設(shè)計(jì)關(guān)于2ASK、2FSK、2PSK、2DPSK調(diào)制解調(diào)模型的邏輯電路；完全掌握2ASK、2FSK、2PSK、2DPSK調(diào)制解調(diào)的基本原理，并在Quartus軟件中實(shí)現(xiàn)2ASK、2FSK、2PSK、2DPSK調(diào)制解調(diào)的仿真，分析其波形，能夠運(yùn)用調(diào)制解調(diào)的原理解釋所仿真的波形。在設(shè)計(jì)基于VHDL的數(shù)字頻帶系統(tǒng)的基礎(chǔ)上，深入的了解關(guān)于FPGA可編程邏輯電路的運(yùn)用，能夠自己獨(dú)立運(yùn)用VHDL設(shè)計(jì)一些在日常

19、生活中和通信、電子技術(shù)的一些常用的數(shù)字電路模型。2 數(shù)字調(diào)制與解調(diào)的原理2.1 數(shù)字調(diào)制與解調(diào)概述調(diào)制是指將各種數(shù)字基帶信號(hào)轉(zhuǎn)換成適于信道傳輸?shù)臄?shù)字調(diào)制信號(hào)(已調(diào)信號(hào)或頻帶信號(hào))，解調(diào)是在接收端將收到的數(shù)字頻帶信號(hào)還原成數(shù)字基帶信號(hào)。在時(shí)域中調(diào)制就是用基帶信號(hào)去控制載波信號(hào)的某個(gè)或幾個(gè)參量的變化，將信息荷載在其上形成已調(diào)信號(hào)傳輸，而解調(diào)是調(diào)制的反過(guò)程，通過(guò)具體的方法從已調(diào)信號(hào)的參量變化中將恢復(fù)原始的基帶信號(hào)。在頻域中調(diào)制就是將基帶信號(hào)的頻譜搬移到信道通帶中或者其中的某個(gè)頻段上的過(guò)程，而解調(diào)是將信道中來(lái)的頻帶信號(hào)恢復(fù)為基帶信號(hào)的反過(guò)程.調(diào)制的目的是把要傳輸?shù)哪M信號(hào)或數(shù)字信號(hào)變換成適合信道傳輸?shù)?/p>

20、信號(hào)，這就意味著把基帶信號(hào)（信源）轉(zhuǎn)變?yōu)橐粋€(gè)相對(duì)基帶頻率而言頻率非常高的代通信號(hào)。該信號(hào)稱為已調(diào)信號(hào)，而基帶信號(hào)稱為調(diào)制信號(hào)。調(diào)制可以通過(guò)使高頻載波隨信號(hào)幅度的變化而改變載波的幅度、相位或者頻率來(lái)實(shí)現(xiàn)。調(diào)制過(guò)程用于通信系統(tǒng)的發(fā)端。在接收端需將已調(diào)信號(hào)還原成要傳輸?shù)脑夹盘?hào)，也就是將基帶信號(hào)從載波中提取出來(lái)以便預(yù)定的接受者（信宿）處理和理解的過(guò)程。該過(guò)程稱為調(diào)制解調(diào)計(jì)算機(jī)的信息是由“0”和“1”組成數(shù)字信號(hào)，而在線上傳遞的卻只能是模擬電信號(hào)（模擬信號(hào)為連續(xù)的，數(shù)字信號(hào)為間斷的）。于是，當(dāng)兩臺(tái)計(jì)算機(jī)要通過(guò)線進(jìn)行數(shù)據(jù)傳輸時(shí)，就需要一個(gè)設(shè)備負(fù)責(zé)數(shù)模的轉(zhuǎn)換。這個(gè)數(shù)模轉(zhuǎn)換器就是我們這里要討論的Modem。

21、計(jì)算機(jī)在發(fā)送數(shù)據(jù)時(shí)，先由Modem把數(shù)字信號(hào)轉(zhuǎn)換為相應(yīng)的模擬信號(hào)，這個(gè)過(guò)程稱為“調(diào)制”，也成D/A轉(zhuǎn)換。經(jīng)過(guò)調(diào)制的信號(hào)通過(guò)載波傳送到另一臺(tái)計(jì)算機(jī)之前，也要經(jīng)由接收方的Modem負(fù)責(zé)把模擬信號(hào)還原為計(jì)算機(jī)能識(shí)別的數(shù)字信號(hào)，這個(gè)過(guò)程我們稱“解調(diào)”，也稱A/D轉(zhuǎn)換。正是通過(guò)這樣一個(gè)“調(diào)制”與“解調(diào)”的數(shù)模轉(zhuǎn)換過(guò)程，從而實(shí)現(xiàn)了兩臺(tái)計(jì)算機(jī)之間的遠(yuǎn)程通訊。數(shù)字調(diào)制與解調(diào)的常用方法 由于數(shù)字調(diào)制具有離散值的特點(diǎn)，數(shù)字調(diào)制的方法有兩種：（1） 利用模擬調(diào)制的方法來(lái)實(shí)現(xiàn)數(shù)字調(diào)制，即把數(shù)字調(diào)制看成模擬調(diào)制的一種特列，把數(shù)字信號(hào)當(dāng)成模擬信號(hào)的一種特殊情況來(lái)處理。（2） 利用數(shù)字信號(hào)離散值的特點(diǎn)通過(guò)開(kāi)關(guān)鍵控載波，從而

22、實(shí)現(xiàn)數(shù)字調(diào)制這種方法通常稱為鍵控法，比如對(duì)載波的振幅、頻率和相位進(jìn)行鍵控，便可獲得振幅鍵控（ASK）、頻移鍵控（FSK）、相移鍵控（CPSK）和差分相移鍵控（DPSK）等基本的數(shù)字調(diào)制方式。解調(diào)的方式分為相干解調(diào)和非相干解調(diào):（1）相干解調(diào)相干解調(diào)（Coherent Demodulation）所謂相干，泛泛地說(shuō)就是相互干擾，相干解調(diào)是指利用乘法器，輸入一路與載頻相干（同頻同相）的參考信號(hào)與載頻相乘。比如原始信號(hào) A 與載頻 cos(t + ) 調(diào)制后得到信號(hào) Acos(t + )；解調(diào)時(shí)引入相干（同頻同相）的參考信號(hào) cos(t + )，則得到：Acos(t+)cos(t+) （2-1）利用積

23、化和差公式可以得到A*1/2*cos(t+t+)+cos(t+-t-)=A*1/2*cos (2t+2)+cos(0)=A/2*cos(2t+2)+1=A/2+A/2cos(2t+2) （2-2）利用低通濾波器將高頻信號(hào)cos(2t+2)濾除，即得原始信號(hào) A。因此相干解調(diào)需要接收機(jī)和載波同步；而非相干解調(diào)不使用乘法器，不需要接收機(jī)和載波同步（2） 非相干解調(diào)在通信系統(tǒng)中，接收端想要從被調(diào)制的高頻信號(hào)中恢復(fù)出原來(lái)的數(shù)字基帶信號(hào)，就需要對(duì)接收信號(hào)進(jìn)行解調(diào)。所謂非相干解調(diào)，即不需提取載波信息（或不需恢復(fù)出相干載波）的一種解調(diào)方法。非相干解調(diào)是解調(diào)方法的一種，是相對(duì)相干解調(diào)而言的，非相干解調(diào)是通信原

24、理中的一種重要的解調(diào)方法，無(wú)論在模擬系統(tǒng)和數(shù)字系統(tǒng)中都非常重要。非相干解調(diào)的優(yōu)點(diǎn)是可以較少的考慮信道估計(jì)甚至略去，處理復(fù)雜度降低，實(shí)現(xiàn)較為簡(jiǎn)單，但相比相干解調(diào)方法性能下降，從定量角度來(lái)看，普遍的結(jié)果是非相干解調(diào)性能上比相干解調(diào)差3dB。2.2 2ASK的調(diào)制與解調(diào)1. ASK調(diào)制的原理鍵控是利用載波的幅度變化來(lái)傳遞數(shù)字信息，其頻率和初始相位保持不變，在2ASK中，載波幅度只有兩種變化狀態(tài)，分別對(duì)應(yīng)二進(jìn)制信息“0”和“1”。一種常用的也是最簡(jiǎn)單的二進(jìn)制監(jiān)控方式稱為通-斷鍵控，其表達(dá)式為：At 以概率P發(fā)送“1”時(shí)( t ) = （2-3）0 以概率1P發(fā)送“0”時(shí)2ASK信號(hào)的一般表達(dá)式為： s

25、(t) =g(t - n) (2-4) 1 概率為P其中: = (2-5) 0 概率為1P Ts是二進(jìn)制基帶信號(hào)時(shí)間間隔,g(t)是持續(xù)時(shí)間為Ts的矩形脈沖 1 0t其中:g(t)=(2-6) 0 其他t則二進(jìn)制振幅鍵控信號(hào)可表示為( t ) =g(t - n)cost (2-7)2ASK產(chǎn)生的兩種方法為模擬調(diào)制法（相乘器法）和鍵控法，其原理框圖如圖3-1和3-2所示：乘法器二進(jìn)制不歸零信號(hào) 輸出cos圖3-1 用相乘器實(shí)現(xiàn) 2ASK調(diào)制原理框圖cos 開(kāi)關(guān)電路(t)s(t)圖3-2 用鍵控法實(shí)現(xiàn)2ASK調(diào)制原理框圖2. ASK解調(diào)的原理2ASK解調(diào)也有兩種基本的解調(diào)方法：非相干解調(diào)法（包絡(luò)檢

26、波法）和相干解調(diào)法（同步檢測(cè)法），相應(yīng)的接收系統(tǒng)組成圖如圖3-3和3-4所示。與模擬信號(hào)的接收系統(tǒng)相比，這里增加了一個(gè)“抽樣判決器方框”，這對(duì)于提高數(shù)字信號(hào)的接收性能是很有必要的。抽樣 判決器低通濾波器全波濾波器帶通濾波器輸出 抽樣 判決圖3-3 用非相干解調(diào)實(shí)現(xiàn)2ASK解調(diào)原理框圖抽樣判決器低通濾波器相乘器帶通濾波器抽樣cost判決圖3-4用相干解調(diào)法實(shí)現(xiàn)2ASK解調(diào)原理框圖2.3 2FSK的調(diào)制與解調(diào)1. FSK的調(diào)制的原理頻移鍵控就是利用載波的頻率變化來(lái)傳遞數(shù)字信息。在2FSK中，載波的頻率隨二進(jìn)制基帶信號(hào)在f1和f2兩個(gè)頻率點(diǎn)間變化。故其表達(dá)式為Acos(t+) 發(fā)送“1”時(shí)( t )

27、 =（2-8）Acos(+ ) 發(fā)送“0”時(shí)可以看出一個(gè)2FSK信號(hào)可以看成兩個(gè)不同載頻的2ASK信號(hào)的疊加，所以2FSK信號(hào)的表達(dá)式又可以寫成( t ) =g(t - n)cos(t+)+g(t - ncos(t+) （2-9）在式中：g(t)為單個(gè)矩形脈沖，脈寬為概率為P =（2-10）0 概率為1P是的反碼，若=1則=0；若 =0則 =1，于是概率為1-P = （2-11）0 概率為P 和分別是第n個(gè)信元（1或0）的初始相位。在頻移鍵控中和不攜帶任何信息，通常為零。所以，2FSK信號(hào)的表達(dá)式可簡(jiǎn)化為( t ) =g(t - n)cos(t)+g(t - n cos(t （2-12）2FS

28、K信號(hào)的產(chǎn)生方法也有兩種。一種是才用模擬調(diào)制電路來(lái)實(shí)現(xiàn)，這里不再闡述。例外一種是可以采用鍵控法來(lái)實(shí)現(xiàn)，即在二進(jìn)制基帶矩形脈沖序列的控制下通過(guò)開(kāi)關(guān)電路對(duì)兩個(gè)不同獨(dú)立頻率進(jìn)行選通，使其在一個(gè)碼元期間輸出和兩個(gè)載波之一，其原理圖如圖3-5所示：相加器振蕩器選通開(kāi)關(guān)反相器選通開(kāi)關(guān)振蕩器振蕩器選通開(kāi)關(guān)反相器選通開(kāi)關(guān)振蕩器輸入輸出圖3-5 用鍵控法實(shí)現(xiàn)2FSK的調(diào)制原理框圖 用這兩種方法產(chǎn)生的2FSK信號(hào)的差異在于：由調(diào)頻法產(chǎn)生的2FSK信號(hào)在相鄰碼元之間的相位是連續(xù)變化的。（稱為連續(xù)相位的FSK），而鍵控法產(chǎn)生的2FSK信號(hào)，是由電子開(kāi)關(guān)在兩個(gè)獨(dú)立的頻率源之間轉(zhuǎn)換形成，故相鄰碼元之間的相位不一定連續(xù)。2

29、. 2FSK解調(diào)的原理2FSK解調(diào)依然有兩種方法：非相干解調(diào)法和相干解調(diào)法。其解調(diào)的原理是將2FSK信號(hào)分為上下兩路2ASK信號(hào)分別進(jìn)行解調(diào)，然后進(jìn)行判決。這里的抽樣判決是直接比較兩路信號(hào)值的大小，判決規(guī)則與調(diào)制規(guī)則要相呼應(yīng)，調(diào)制時(shí)若規(guī)定“1”符號(hào)對(duì)應(yīng)載波頻率則接收時(shí)上之路的抽樣值較大，應(yīng)判為“1”；反之判為“0”。相干解調(diào)和非相干解調(diào)法的原理圖分別如圖3-6和3-7所示低通濾波器相乘器低通濾波器相乘器BPFBPF抽樣判決器輸入定時(shí)脈沖 輸出圖3-6 用相干解調(diào)法實(shí)現(xiàn)2FSK的解調(diào)原理框圖BPFBPF包絡(luò)檢波器包絡(luò)檢波器抽樣判決器輸入 定時(shí)脈沖 輸出圖3-7用非相干解調(diào)法實(shí)現(xiàn)2FSK的解調(diào)原理

30、框圖2.4 2CPSK的調(diào)制與解調(diào)1. CPSK調(diào)制的原理相移鍵控是利用載波的相位變化來(lái)傳輸數(shù)字信息的，而振幅和頻率保持不變。在2CPSK中，通常用初始相位“0”和“”來(lái)表示二進(jìn)制的“0”和“1”。因此，2CPSK信號(hào)的時(shí)域的表達(dá)式為( t ) =Acos(t +) （2-13）其中，表示第n個(gè)信號(hào)的絕對(duì)相位：0 發(fā)送“0”時(shí)= （2-14）1 發(fā)送“1”時(shí)所以，2CPSK表達(dá)式又可以寫成：Acost概率為P( t ) =（2-15）Acost概率為1P由于表示信號(hào)的兩種碼元的波形一樣，極性相反，故2CPSK信號(hào)一般可以表述為一個(gè)雙極性全占空比矩形脈沖與一個(gè)正弦載波相乘，即( t )= s (

31、t) cost （2-16）其中s(t) = g(t - n) 這里g(t)是脈沖寬度為的單個(gè)矩形脈沖，而的統(tǒng)計(jì)特性為概率為P =（2-17）-1 概率為1P即發(fā)送二進(jìn)制符號(hào)“0”時(shí)（取+1），( t )取0相位；發(fā)送二進(jìn)制符號(hào)“1”時(shí)（取-1），( t )取相位。這種以載波的不同相位直接去表示響應(yīng)的二進(jìn)制數(shù)字信號(hào)的調(diào)制方式，稱為二進(jìn)制的絕對(duì)相移方式。對(duì)于2CPSK調(diào)制的原理圖和2ASK信號(hào)產(chǎn)生的方法相比較，只是對(duì)s(t)的要求不同，在2ASK中s(t)是單極性的，而在2CPSK中s(t)是雙極性的基帶信號(hào)。對(duì)于2CPSK的調(diào)制的實(shí)現(xiàn)也有兩種方法；模擬調(diào)制法和鍵控法，其原理圖分別如圖3-8和3

32、-9所示碼型變換乘法器s(t)雙極性( t )不歸零cost圖3-8用相乘器實(shí)現(xiàn)2CPSK調(diào)制原理框圖開(kāi)關(guān)電路移向cost0( t )s(t)圖3-9用鍵控法實(shí)現(xiàn)2CPSK調(diào)制原理框圖2. 2CPSK解調(diào)的原理2CPSK信號(hào)的解調(diào)通常使用相干解調(diào)法，在相干解調(diào)中要注意相干載波必須與2CPSK信號(hào)是同頻同相的，其相干解調(diào)的原理圖如圖3-10所示抽樣判決器低通濾波器相乘器帶通濾波器( t ) 定時(shí)cost脈沖圖3-10用相干解調(diào)法實(shí)現(xiàn)2CPSK解調(diào)原理框圖2.5 2DPSK的調(diào)制與解調(diào)1. DPSK調(diào)制的原理在2CPSK中，相位變化是以未調(diào)載波的相位作為參考基準(zhǔn)的。由于它利用未調(diào)載波相位的絕對(duì)值表

33、示數(shù)字信息，所以稱為絕對(duì)相移。已經(jīng)指出，2CPSK相干解調(diào)時(shí)，會(huì)存在著的相位模糊，即恢復(fù)的本地載波與相干載波可能調(diào)相，也可能反相，這種相位關(guān)系的不確定性將會(huì)造成解調(diào)出的數(shù)字基帶信號(hào)與發(fā)送的數(shù)字基帶信號(hào)正好相反，即“1”變?yōu)椤?”，“0”變?yōu)椤?”，判決輸出的數(shù)字信號(hào)全部出錯(cuò)，稱為倒現(xiàn)象或反相工作。所以2CPSK難以實(shí)用。為了克服這個(gè)缺點(diǎn)，提出了2DPSK(差分相移鍵控)。2DPSK是利用前后相鄰碼元的載波相對(duì)相位變化數(shù)字信息，又叫相對(duì)相移鍵控。當(dāng)前碼元與前一碼元的載波相位差用 來(lái)表示，定義0 表示數(shù)字信息“0” （2-18） 表示數(shù)字信息“1”例如一組數(shù)字信息與其對(duì)應(yīng)的2DPSK信號(hào)的載波相位

34、關(guān)系二進(jìn)制數(shù)字信息： 1 0 1 1 0 1 1 02DPSK信號(hào)相位：（0） 0 0 或 （） 0 0 0 0 0 0由此可知，對(duì)于一樣的基帶數(shù)字信息序列，由于初始碼元的參考相位不同，2DPSK信號(hào)的參考相位可以不同。也就是說(shuō)，2DPSK信號(hào)的相位并不直接代表基帶信號(hào)，而前后碼元的相對(duì)相位差才確定唯一的信息符號(hào)。從而解決了載波相位不確定的問(wèn)題。對(duì)于2DPSK的調(diào)制，先對(duì)二進(jìn)制基帶信號(hào)進(jìn)行差分編碼，即把數(shù)字信號(hào)序列的絕對(duì)碼變?yōu)橄鄬?duì)碼，然后再根據(jù)相對(duì)碼進(jìn)行絕對(duì)調(diào)相，從而產(chǎn)生二進(jìn)制差分相移鍵控信號(hào)，2DPSK調(diào)制的原理框圖如圖3-11所示cost相移碼變換0開(kāi)關(guān) (t)S(t)圖3-11用鍵控法實(shí)

35、現(xiàn)2DPSK調(diào)制原理框圖2. DPSK解調(diào)的原理 2DPSK也有兩種解調(diào)方法：一種是相干解調(diào)（極性比較法）加碼變換法；還有一種是差分相干解調(diào)法（相位比較法）。前者的原理框圖如圖3-12所示帶通濾波器相乘器低通濾波器抽樣判決器碼反變換器 輸出cost定時(shí)脈沖圖3-12用相干解調(diào)法實(shí)現(xiàn)2DPSK解調(diào)原理框圖對(duì)2DPSK進(jìn)行相干解調(diào)，恢復(fù)出相對(duì)碼，再經(jīng)碼變化器變化為絕對(duì)碼，從而恢復(fù)出發(fā)送的二進(jìn)制數(shù)字信息。在解調(diào)的過(guò)程中，由于載波的相位模糊性的影響，使得解調(diào)出的相對(duì)碼也可能是“1”和“0”的倒置，但經(jīng)差分譯碼（碼反變換）得到的絕對(duì)碼不會(huì)發(fā)生任何倒置的現(xiàn)象，從而解決了相位模糊問(wèn)題。差分相干解調(diào)的原理圖如

36、圖3-13所示 帶通濾波器相乘器低通濾波器抽樣判決器延遲定時(shí)脈沖圖3-13用差分相干解調(diào)法實(shí)現(xiàn)2DPSK解調(diào)原理框圖用相位比較法來(lái)對(duì)2DPSK信號(hào)進(jìn)行解調(diào)，不需要專門的相干載波，只需要將收到的2DPSK信號(hào)延時(shí)一個(gè)碼元周期 ，然后與2DPSK本身信號(hào)相乘，相乘器起著相位比較的作用，相乘結(jié)果反映了前后碼元的相位差，經(jīng)過(guò)低通濾波器后再抽樣判決，就可以直接回復(fù)出原始數(shù)字信息，不需要碼反變換器。3 FPGA和VHDL以與Quartus簡(jiǎn)介3.1 FPGA簡(jiǎn)介1 FPGA是什么FPGA（FieldProgrammable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程

37、器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為 HYPERLINK :/baike.baidu /view/380272.htm t _blank 專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。以硬件描述語(yǔ)言（Verilog 或 VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過(guò)簡(jiǎn)單的綜合與布局，快速的 HYPERLINK :/baike.baidu /view/391526.htm t _blank 燒錄至 FPGA 上進(jìn)行測(cè)試，是現(xiàn)代 IC HYPERLINK :/baike.baidu /view/1088460.htm t _bla

38、nk 設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來(lái)實(shí)現(xiàn)一些基本的邏輯門電路（ HYPERLINK :/baike.baidu /view/6814120.htm t _blank 比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如 HYPERLINK :/baike.baidu /view/71792.htm t _blank 觸發(fā)器（Flipflop）或者其他更加完整的記憶塊。 HYPERLINK :/baike.baidu /view/2825452.htm t _blank 系統(tǒng)設(shè)計(jì)師可以根據(jù)需要

39、通過(guò)可編輯的連接把FPGA部的邏輯塊連接起來(lái)，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以FPGA可以完成所需要的邏輯功能。FPGA一般來(lái)說(shuō)比ASIC（專用集成芯片）的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn) HYPERLINK :/baike.baidu /view/6814120.htm t _blank 比如可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會(huì)提供便宜的但是編輯能力差的FPGA。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開(kāi)發(fā)是在普通的FPGA上完成的，然后將

40、設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于ASIC的芯片上。另外一種方法是用CPLD（復(fù)雜 HYPERLINK :/baike.baidu /view/333155.htm t _blank 可編程邏輯器件備）。FPGA采用了 HYPERLINK :/baike.baidu /view/1520672.htm t _blank 邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和部連線（Interconnect）三個(gè)部分。2 基本特點(diǎn)：（1）采用FPGA設(shè)計(jì)AS

41、IC電路(特定用途集成電路)，用戶不需要投片生產(chǎn)，就能得到合用的芯片。（2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。（3）FPGA部有豐富的 HYPERLINK :/baike.baidu /view/71792.htm t _blank 觸發(fā)器和I/O引腳。（4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。（5） FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容?？梢哉f(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。3 FPGA的應(yīng)用：（1）產(chǎn)品設(shè)計(jì)把相對(duì)成熟的技術(shù)應(yīng)用到某些特定領(lǐng)域如通訊，視頻，信息處理等等開(kāi)發(fā)

42、出滿足行業(yè)需要并能被行業(yè)客戶接受的產(chǎn)品這方面主要是FPGA技術(shù)和專業(yè)技術(shù)的結(jié)合問(wèn)題，另外還有就是與專業(yè)客戶的界面問(wèn)題產(chǎn)品設(shè)計(jì)還包括專業(yè)工具類產(chǎn)品與民用產(chǎn)品，前者重點(diǎn)在性能，后者對(duì)價(jià)格敏感產(chǎn)品設(shè)計(jì)以實(shí)現(xiàn)產(chǎn)品功能為主要目的，F(xiàn)PGA技術(shù)是一個(gè)實(shí)現(xiàn)手段在這個(gè)領(lǐng)域，F(xiàn)PGA因?yàn)榫邆浣涌?，控制，功能IP，嵌CPU等特點(diǎn)有條件實(shí)現(xiàn)一個(gè)構(gòu)造簡(jiǎn)單，固化程度高，功能全面的系統(tǒng)產(chǎn)品設(shè)計(jì)。（2）系統(tǒng)級(jí)應(yīng)用系統(tǒng)級(jí)的應(yīng)用是FPGA與傳統(tǒng)的計(jì)算機(jī)技術(shù)結(jié)合，實(shí)現(xiàn)一種FPGA版的計(jì)算機(jī)系統(tǒng)如用XilinxV-4, V-5系列的FPGA，實(shí)現(xiàn)嵌POWERPCCPU, 然后再配合各種外圍功能，實(shí)現(xiàn)一個(gè)基本環(huán)境，在這個(gè)平臺(tái)上跑LI

43、NUX等系統(tǒng)這個(gè)系統(tǒng)也就支持各種標(biāo)準(zhǔn)外設(shè)和功能接口（如圖象接口）了這對(duì)于快速構(gòu)成FPGA大型系統(tǒng)來(lái)講是很有幫助的。這種山寨味很濃的系統(tǒng)早期優(yōu)勢(shì)不一定很明顯，類似ARM系統(tǒng)的境況但若能慢慢發(fā)揮出FPGA的優(yōu)勢(shì)，逐漸實(shí)現(xiàn)一些特色系統(tǒng)也是一種發(fā)展方向。4 Cyclone 系列FPGA（1）概述Cyclone系列FPGA是目前ASIC應(yīng)用餓低成本應(yīng)用方案。ASIC開(kāi)發(fā)涉與到大量的工程資源，設(shè)計(jì)仿真和驗(yàn)證，需要多次進(jìn)行重制。利用其系統(tǒng)集成功能，Cyclone 系列FPGA避免了ASIC昂貴的NRE負(fù)擔(dān)（NRE是Non-Recurring Engineering的縮寫，NRE費(fèi)用即一次性工程費(fèi)用，是指集成

44、電路生產(chǎn)成本中非經(jīng)常性發(fā)生的開(kāi)支），降低了訂購(gòu)量和產(chǎn)品推遲的帶來(lái)的風(fēng)險(xiǎn)。采用Cyclone 系列FPGA，大批量應(yīng)用現(xiàn)在可以采用價(jià)格相當(dāng)?shù)目删幊探鉀Q方案。新的市場(chǎng)發(fā)展趨勢(shì)，如世界標(biāo)準(zhǔn)、平臺(tái)融合、交互性以與技術(shù)改進(jìn)等，不斷的推動(dòng)可對(duì)高性價(jià)比方案的需求。Cyclone 系列FPGA的價(jià)格滿足了市場(chǎng)對(duì)創(chuàng)新的要求，通過(guò)產(chǎn)品迅速面市來(lái)確定領(lǐng)先優(yōu)勢(shì)?，F(xiàn)在通信、計(jì)算機(jī)外設(shè)、工業(yè)和汽車等低成本大批量應(yīng)用市場(chǎng)都應(yīng)用Cyclone 系列FPGA。（2）性能特性Cyclone器件的性能足以和業(yè)界最快的FPGA進(jìn)行競(jìng)爭(zhēng)。Cyclone 系列FPGA綜合考慮了邏輯器、存儲(chǔ)器、鎖相環(huán)（PLL）和高級(jí)I/O接口。Cyclo

45、ne 系列FPGA有以下特性。 成本優(yōu)化的構(gòu)架。Cyclone 系列FPGA具有20060個(gè)邏輯單元，Cylone器件的邏輯資源可以用來(lái)實(shí)現(xiàn)復(fù)雜的應(yīng)用。 外部存儲(chǔ)器接口。Cyclone器件具有高級(jí)外部存儲(chǔ)器接口，允許設(shè)計(jì)者將外部單數(shù)據(jù)率（SDR），雙數(shù)據(jù)率（DDR）、SDRAM和DDRRAM器件集成到復(fù)雜系統(tǒng)設(shè)計(jì)中，而不會(huì)降低數(shù)據(jù)訪問(wèn)的性能。 嵌入式存儲(chǔ)器。Cyclone器件中M4K存儲(chǔ)塊提供288Kbit存儲(chǔ)容量，能夠被配置來(lái)支持多種才做模式，包括RAM、ROM、FIFO與單口和雙口模式。 支持LVDS I/O。Cyclone器件支持各種單端I/O接口標(biāo)準(zhǔn)，如3.3V、2.5V、1.8V、L

46、VTTL、LVCMO、SSTL和PCI標(biāo)準(zhǔn)，滿足當(dāng)前系統(tǒng)需求。 時(shí)鐘管理電路。Cyclone器件具有兩個(gè)可編程鎖相環(huán)（PLL）和8個(gè)全局時(shí)鐘線，提供健全的時(shí)鐘管理和頻率合成功能，實(shí)現(xiàn)最大的系統(tǒng)性能。Cyclone PLL具有多種高級(jí)功能，如頻率合成、可編程相移、可編程延遲和外部時(shí)鐘輸出。這些功能允許設(shè)計(jì)者管理部和外部系統(tǒng)時(shí)序。 接口和協(xié)議。Cyclone器件支持諸如PCI等串行、總線和網(wǎng)絡(luò)接口，可訪問(wèn)外部存儲(chǔ)器和多種通信協(xié)議，如以太網(wǎng)協(xié)議。 熱插拔和上電順序。Cyclone器件具有健全的片熱插拔和順序上電支持，確保器件的正常操作和上電順序無(wú)關(guān)。這一特性在上電前和上電期間起到了保護(hù)器件的作用并使

47、I/O緩沖保持三態(tài)，讓Cyclone器件成為多電壓與需高可靠性和冗余性應(yīng)用的理想選擇。DSP實(shí)現(xiàn)。Cyclone器件為在FPGA上實(shí)現(xiàn)低成本數(shù)字信號(hào)處理系統(tǒng)提供了理想餓平臺(tái) 自動(dòng)循環(huán)冗余碼校驗(yàn)。Cyclone器件自動(dòng)進(jìn)行32位CRC冗余校驗(yàn)。在Quartus II開(kāi)發(fā)軟件中簡(jiǎn)單的運(yùn)行單擊就可以直接進(jìn)行設(shè)置，啟動(dòng)器件的置循環(huán)冗余碼校驗(yàn)器。這是單事件反轉(zhuǎn)成本效益最好的FPGA解決方案。 支持工業(yè)級(jí)溫度。部分Cyclone器件提供工業(yè)級(jí)溫度圍-40度到100度（節(jié)點(diǎn)）的產(chǎn)品，支持各種工業(yè)應(yīng)用。3.2 Quartus軟件簡(jiǎn)介1. Quartus 軟件基礎(chǔ) Quartus II design 是最高級(jí)和

48、復(fù)雜的，用于(SOPC)的設(shè)計(jì)環(huán)境。 Quartus II design 提供完善的 timing closure 和 Logic Lock 基于塊的設(shè)計(jì)流程。Quartus II design是唯一一個(gè)包括以timing closure 和 基于塊的設(shè)計(jì)流為基本特征的programmable logic device (PLD)的軟件。 Quartus II 設(shè)計(jì)軟件改進(jìn)了性能、提升了功能性、解決了潛在的設(shè)計(jì)延遲等，在工業(yè)領(lǐng)域率先提供FPGA與mask-programmed devices開(kāi)發(fā)的統(tǒng)一工作流程。Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)

49、能力和直觀易用的接口，越來(lái)越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎,它是業(yè)界唯一提供FPGA和固定功能Hard Copy器件統(tǒng)一設(shè)計(jì)流程的設(shè)計(jì)工具。工程師使用同樣的低價(jià)位工具對(duì) Stratix FPGA進(jìn)行功能驗(yàn)證和原型設(shè)計(jì)，又可以設(shè)計(jì)Hard Copy Stratix器件用于批量成品。系統(tǒng)設(shè)計(jì)者現(xiàn)在能夠用Quartus II軟件評(píng)估Hard Copy Stratix器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計(jì)。Altera的Quartus II可編程邏輯軟件屬于第四代PLD開(kāi)發(fā)平臺(tái)。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。Quartus平臺(tái)與Cadence、Exem

50、plarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開(kāi)發(fā)工具相兼容。改進(jìn)了軟件的LogicLock模塊設(shè)計(jì)功能，增添 了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。在Quartus 5.0中設(shè)計(jì)者可以根據(jù)個(gè)人的習(xí)慣和喜好，自定義開(kāi)發(fā)環(huán)境的布局、菜單、命令、和圖表等。初次打開(kāi)Quartus 5.0軟件時(shí)可以在Quartus 用戶界面和MAX+PLUS 用戶界面間進(jìn)行選擇，滿足不同類型用戶的選擇。安裝好Quartus 5.0后，進(jìn)入用戶界面后，可見(jiàn)其默認(rèn)用戶界面如圖2-2所示：圖3-1 Quartus 5.0用戶界面圖用戶界

51、面由標(biāo)題欄、工具欄、菜單欄、工程導(dǎo)航窗口、狀態(tài)顯示窗口與工程工作區(qū)等區(qū)域構(gòu)成，進(jìn)入用戶界面后，用戶可以通過(guò)調(diào)用菜單命令ToolsCustomize， 在Customize對(duì)話框中根據(jù)個(gè)人習(xí)慣，自定義Quartus 軟件的布局、菜單。命令等圖標(biāo)。2. Quartus 軟件的特點(diǎn)（1）編輯本段性能特點(diǎn)軟件體積縮小，運(yùn)行速度加快QuartusII5.0安裝軟件為550M,完全安裝為930M,如果定制安裝，不選擇Excalibur嵌入處理器，則安裝所需空間為 460M,比QuartusII1.1版本減少一半以上的空間要求，卻能支持ALTERA全部芯片的開(kāi)發(fā)。同時(shí)軟件的裝載，編譯，仿真速度比1.1版本大

52、 大加快。（2）Logic Lock設(shè)計(jì)流程把性能提升15%QuartusII5.0 設(shè)計(jì)軟件通過(guò)增強(qiáng)層次Logic Lock模塊級(jí)設(shè)計(jì)方式，將性能平均改善15%。 Logic Lock設(shè)計(jì)流程把整個(gè)模塊的放置交由設(shè)計(jì)者控制，如果必要的話，可以采用輔助平面布置。Logic Lock設(shè)計(jì)流程運(yùn)行設(shè)計(jì)者單獨(dú)地優(yōu)化和鎖定每個(gè)模塊的性能，在大型SOPC設(shè)計(jì)的構(gòu)建過(guò)程中也保持整個(gè)系統(tǒng)的性能。2.0版Quartus II設(shè)計(jì)軟件把新的Logic Lock設(shè)計(jì)流程算法集成到未來(lái)的Altera器 件中，該算法充分利用了模塊級(jí)設(shè)計(jì)的優(yōu)勢(shì)。（3）支持MAX7000/MAX3000等乘積項(xiàng)器件5.0版Quartus

53、 II設(shè)計(jì)軟件現(xiàn)在除了支持Altera的APEX 20KE，APEX 20KC， APEX II，ARM的Excalibur嵌入處理器方案，Mercury，F(xiàn)LEX10KE和ACEX1K之外，還支持MAX3000A，MAX7000系列乘積項(xiàng)器件。MAX3000A和MAX7000設(shè)計(jì)者現(xiàn)在可以使用Quartus II設(shè)計(jì)軟件中才有的所有強(qiáng)大的功能。（4） QuartusII5.0增加了一個(gè)新的快速適配編譯選項(xiàng)，選擇中這個(gè)選項(xiàng)，將會(huì)比缺省設(shè)置要縮短50%的編譯時(shí)間?？焖龠m配功能保留了 最佳性能的設(shè)置，加快了編譯過(guò)程。這樣布局適配算法反復(fù)的次數(shù)更少，編譯速度更快，對(duì)設(shè)計(jì)性能的影響最小。3. Quar

54、tus 設(shè)計(jì)流程 典型的Quartus 設(shè)計(jì)流程如圖3-2所示：編程配置適配時(shí)序分析與仿真時(shí)序滿足要求設(shè)計(jì)輸入分析綜合功能仿真設(shè)計(jì)正確圖3-2 Quartus 設(shè)計(jì)流程圖3.3 VHDL語(yǔ)言基礎(chǔ)1. 什么是VHDL語(yǔ)言VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language,誕生于1982年。1987年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡(jiǎn)稱87版）之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和

55、VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本，（簡(jiǎn)稱93版）?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。有專家認(rèn)為，在新的世紀(jì)中，VHDL與Verilog語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 2. VHDL語(yǔ)言的特點(diǎn)（1） VHDL 語(yǔ)言功能強(qiáng)大，設(shè)計(jì)方式多樣VHDL 語(yǔ)言具有強(qiáng)大的語(yǔ)言結(jié)

56、構(gòu)，只需采用簡(jiǎn)單明確的VHDL語(yǔ)言程序就可以描述十分復(fù)雜的硬件電路。同時(shí)，它還具有多層次的電路設(shè)計(jì)描述功能。此外，VHDL 語(yǔ)言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn)，這是其他硬件描述語(yǔ)言所不能比擬的。VHDL 語(yǔ)言設(shè)計(jì)方法靈活多樣，既支持自頂向下的設(shè)計(jì)方式，也支持自底向上的設(shè)計(jì)方法； 既支持模塊化設(shè)計(jì)方法，也支持層次化設(shè)計(jì)方法。（2） VHDL 語(yǔ)言具有強(qiáng)大的硬件描述能力VHDL 語(yǔ)言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級(jí)電路，也可以描述門級(jí)電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時(shí)，VHDL 語(yǔ)言也支持慣性延遲和傳輸延

57、時(shí)這樣可以準(zhǔn)確地建立硬件電路的模型。VHDL 語(yǔ)言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。VHDL 語(yǔ)言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會(huì)給硬件描述帶來(lái)較大的自由度。（3） VHDL 語(yǔ)言具有很強(qiáng)的移植能力VHDL 語(yǔ)言很強(qiáng)的移植能力主要體現(xiàn)在： 對(duì)于同一個(gè)硬件電路的 VHDL 語(yǔ)言描述，它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。（4） VHDL 語(yǔ)言的設(shè)計(jì)描述與器件無(wú)關(guān)采用 VHDL 語(yǔ)言描述硬件電路時(shí)，設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)

58、行電路設(shè)計(jì)的優(yōu)化，而不需要考慮其他的問(wèn)題。當(dāng)硬件電路的設(shè)計(jì)描述完成以后，VHDL 語(yǔ)言允許采用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)。（5） VHDL 語(yǔ)言程序易于共享和復(fù)用VHDL 語(yǔ)言采用基于庫(kù) ( library) 的設(shè)計(jì)方法。在設(shè)計(jì)過(guò)程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開(kāi)始一步步地進(jìn)行設(shè)計(jì)，而是一些模塊的累加。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放在庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。由于 VHDL 語(yǔ)言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語(yǔ)言，因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享，從而減小硬件

59、電路設(shè)計(jì)的工作量，縮短開(kāi)發(fā)周期。3. VHDL語(yǔ)言的基本程序結(jié)構(gòu)從程序機(jī)構(gòu)上來(lái)看，VHDL語(yǔ)言具有很清晰的結(jié)構(gòu)組成，從開(kāi)始到結(jié)束，各部分獨(dú)有特定的功能和語(yǔ)法結(jié)構(gòu)。在VHDL中，將一個(gè)可以完成特定獨(dú)立功能的設(shè)計(jì)稱為設(shè)計(jì)實(shí)體（Design entity）。一個(gè)基本的VHDL設(shè)計(jì)實(shí)體結(jié)構(gòu)模型如圖2-4所示。而對(duì)于一個(gè)邏輯部件的設(shè)計(jì)，并不要所有的語(yǔ)法結(jié)構(gòu)才能完成，有些部件的語(yǔ)法結(jié)構(gòu)是可以省略的，但是一個(gè)有意義的設(shè)計(jì)實(shí)體至少要包含庫(kù)（程序包）、實(shí)體和結(jié)構(gòu)體三部分：VHDL程序具體框架：（1）實(shí)體實(shí)體（Entity）是設(shè)計(jì)中最基本的模塊，用于描述設(shè)計(jì)實(shí)體的外部接口性，即該設(shè)計(jì)實(shí)體對(duì)外的輸入輸出端口的數(shù)量和

60、端口特性。一個(gè)由多個(gè)模塊構(gòu)成的設(shè)計(jì)實(shí)體中可能包含多個(gè)實(shí)體，其中包快一個(gè)頂層實(shí)體和處于底層的底層實(shí)體，底層實(shí)體可以作為組件（Component）例化到高層次實(shí)體中，此時(shí)頂層實(shí)體可以應(yīng)對(duì)于芯片的外部引腳定義。（2）結(jié)構(gòu)體結(jié)構(gòu)體（Architecture）用于描述實(shí)體所代表的系統(tǒng)部的結(jié)構(gòu)和行為。一個(gè)實(shí)體必須要有至少一個(gè)結(jié)構(gòu)體與之對(duì)應(yīng)。結(jié)構(gòu)體描述了設(shè)計(jì)實(shí)體的結(jié)構(gòu)、行為、元件、與部連接關(guān)系，也就是說(shuō)定義了設(shè)計(jì)實(shí)體具體功能的實(shí)現(xiàn)，規(guī)定了設(shè)計(jì)實(shí)體的數(shù)據(jù)流程，制訂了實(shí)體部的元件連接關(guān)系。結(jié)構(gòu)體的功能和行為描述可以采用多種描述方式。包括： 行為描述方式對(duì)設(shè)計(jì)實(shí)體的數(shù)學(xué)模型的描述，其抽象程度最高類似于高級(jí)編程語(yǔ)言