veriloghdl課設(shè)數(shù)字鐘

1、-. z.課程設(shè)計報告任務(wù)書理 工 科 類、課程設(shè)計報告題目：實時時鐘電路的設(shè)計、課程設(shè)計論文工作內(nèi)容一、課程設(shè)計目標硬件描述語言是一門技術(shù)性、應(yīng)用性很強的學(xué)科，實驗課教學(xué)是它的一個極為重要的環(huán)節(jié)。不管理論學(xué)習(xí)還是實際應(yīng)用，都離不開實驗課教學(xué)。如果不在切實認真地抓好學(xué)生的實踐技能的鍛煉上下功夫，單憑課堂理論課學(xué)習(xí)，勢必出現(xiàn)理論與實踐脫節(jié)、學(xué)習(xí)與應(yīng)用脫節(jié)的局面。HDL工程設(shè)計的目的就是讓同學(xué)們在理論學(xué)習(xí)的根底上，通過完成一個涉及時序邏輯、組合邏輯、聲光輸出的，具有實用性、趣味性的小系統(tǒng)設(shè)計，使學(xué)生不但能夠?qū)⒄n堂上學(xué)到的理論知識與實際應(yīng)用結(jié)合起來，而且能夠?qū)Ψ治?、解決實際的數(shù)字電路問題進一步加深認

2、識，為今后能夠獨立進展*些數(shù)字應(yīng)用系統(tǒng)的開發(fā)設(shè)計工作打下一定的根底。二、課程設(shè)計任務(wù)與要求1設(shè)計一個數(shù)碼管實時顯示時、分、秒的數(shù)字時鐘24小時顯示模式；2為了演示方便，應(yīng)具有分鐘、小時快進功能；3時、分、秒設(shè)置功能選作。三、課程設(shè)計考核平時20%；驗收40%；報告40%摘要數(shù)字鐘是人們?nèi)粘Ｉ钪薪?jīng)常使用的計時工具，本次的課程設(shè)計是基于Verilog HDL的多功能數(shù)字鐘，完成時、分、秒的顯示功能。設(shè)計利用Verilog HDL語言自頂向下的設(shè)計理念，突出其作為硬件描述語言的良好的可讀性、可移植性以及易于理解等優(yōu)點。通過Quartus II 5.0和ModelSim SE 6.1f軟件完成仿真、

3、綜合。程序下載到FPGA芯片后，可用于實際的數(shù)字鐘顯示中。此次設(shè)計的邏輯構(gòu)造主要由分頻器、計數(shù)器和譯碼顯示器三個模塊構(gòu)成。分頻模塊將50Mhz系統(tǒng)基準時鐘分頻產(chǎn)生兩路時鐘信號，一路是1HZ的數(shù)字鐘計時工作頻率，一路是數(shù)碼管動態(tài)顯示的掃描頻率；計時模塊對1HZ的時鐘信號進展計時，分為時、分、秒三個局部；譯碼顯示模塊采用動態(tài)掃描的方式完成數(shù)碼管的顯示。最后通過主模塊調(diào)用三個子模塊函數(shù)完成整個設(shè)計。【關(guān)鍵詞】硬件描述語言 FPGA 數(shù)字鐘 動態(tài)顯示ABSTRACTThe digital clock is often used in Peoples Daily life of the course,

4、the timing tool design is based on the multi-function digital clock Verilog HDL, plete, minutes and seconds display function. Design Verilog HDL language using the top-down design concept, the hardware description language as the good readability and portability and easy to understand, etc. Through

5、the Quartus II 5.0 and ModelSim SE 6.1 f software simulation, and prehensive. Download to FPGA chips can be used after the actual, digital clock shows.The design of the logic structure consists mainly of prescaler, counter and decoding display three modules. 50Mhz system frequency module will produc

6、e benchmark clock clock signal, two 1HZ way is the digital clock frequency, dynamic display of digital tube is scanning. Timer modules for 1HZ clock signal timing, when into three parts, minutes and seconds, Decode display module USES dynamic scanning of the digital display. Through the main module

7、calling three modules function plete the whole design.【Key words】Hardware description language FPGA A digital clock Dynamic display目錄 TOC o 1-3 h z u HYPERLINK l _Toc271539628 第一章系統(tǒng)設(shè)計 PAGEREF _Toc271539628 h 6 HYPERLINK l _Toc271539629 第一節(jié)課題目標及總體方案 PAGEREF _Toc271539629 h 6 HYPERLINK l _Toc271539630

8、 第二節(jié)系統(tǒng)模塊實現(xiàn)方案比照及實現(xiàn) PAGEREF _Toc271539630 h 7 HYPERLINK l _Toc271539631 一、分頻模塊實現(xiàn)方案 PAGEREF _Toc271539631 h 7 HYPERLINK l _Toc271539632 二、計時模塊實現(xiàn)方案 PAGEREF _Toc271539632 h 9 HYPERLINK l _Toc271539633 三、譯碼顯示模塊的實現(xiàn) PAGEREF _Toc271539633 h 16 HYPERLINK l _Toc271539634 第三節(jié)系統(tǒng)及各模塊方框圖說明 PAGEREF _Toc271539634 h

9、19 HYPERLINK l _Toc271539635 第二章結(jié)果與討論 PAGEREF _Toc271539635 h 22 HYPERLINK l _Toc271539636 第一節(jié)調(diào)試現(xiàn)象及解決分析 PAGEREF _Toc271539636 h 22 HYPERLINK l _Toc271539637 一、編寫程序過程中出現(xiàn)的語法問題 PAGEREF _Toc271539637 h 22 HYPERLINK l _Toc271539638 二、方案實現(xiàn)過程中出現(xiàn)的問題 PAGEREF _Toc271539638 h 22 HYPERLINK l _Toc271539639 第二節(jié)相關(guān)

10、數(shù)據(jù)分析 PAGEREF _Toc271539639 h 24 HYPERLINK l _Toc271539640 第三節(jié)系統(tǒng)整體實現(xiàn) PAGEREF _Toc271539640 h 24 HYPERLINK l _Toc271539641 心得體會 PAGEREF _Toc271539641 h 25 HYPERLINK l _Toc271539642 參考文獻 PAGEREF _Toc271539642 h 26 HYPERLINK l _Toc271539643 附錄 PAGEREF _Toc271539643 h 27第一章 系統(tǒng)設(shè)計第一節(jié) 課題目標及總體方案目前，電子系統(tǒng)向集成化、大

11、規(guī)模和高速度等方向開展，以硬件描述語言和邏輯綜合為根底的自頂向下的電路設(shè)計方法得到迅猛開展。本次設(shè)計課題目標完成是基于Verilog HDL語言的多功能數(shù)字鐘的設(shè)計，通過數(shù)碼管實時顯示時、分、秒，具有小時和分鐘快進功能。設(shè)計遵循Verilog HDL語言的設(shè)計理念，代碼具有良好的可讀性和易理解性。系統(tǒng)主要分三個模塊實現(xiàn)，分別是分頻模塊、計數(shù)模塊、譯碼顯示模塊。分頻模塊用來提供計時電路工作時鐘1HZ和數(shù)碼管動態(tài)顯示的掃描頻率200HZ500HZ，計數(shù)模塊是對1s信號源進展秒、分、時的計時，譯碼顯示模塊是通過控制信號控制八個數(shù)碼管的位選、段選來實現(xiàn)對譯碼后的計時信號進展動態(tài)顯示。主函數(shù)通過調(diào)用三個

12、子模塊來實現(xiàn)整體的系統(tǒng)功能。第二節(jié) 系統(tǒng)模塊實現(xiàn)方案比照及實現(xiàn)一、分頻模塊實現(xiàn)方案分頻模塊用于為系統(tǒng)的實現(xiàn)提供穩(wěn)定的工作頻率和計時信號源，要求產(chǎn)生兩路不同頻率的信號，分頻為1HZ頻率的信號作為計時模塊的信號源，200HZ的信號用于數(shù)碼管動態(tài)顯示的掃描頻率。方案一：定義變量并根據(jù)需要得到的分頻信號設(shè)定計數(shù)值，對該變量進展加或減計數(shù)，每到達一次計數(shù)值點，將該變量清零或重置，并且對輸出信號取一次反，即可以得到所需的分頻信號。parameter C_COUNT=25d500_00_000;/定義變量C_COUNT并給該變量設(shè)定計數(shù)值點always (posedge clock)beginif(coun

13、ter=0)begincounter=C_COUNT;/減計數(shù)到0后對該變量進展重置clkdiv=clkdiv; /對輸出信號取反一次endelsecounter=counter-1; /對變量減計數(shù)end方案二：定義變量并且設(shè)定一個上限值，每次加計數(shù)到該上限值時，輸出該計數(shù)值的最高位parameter DIV_SIZE=25;always(posedge clock)counter=counter+1；assign clkdiv=counterDIV_SIZE-1;方案比擬：方案二能夠產(chǎn)生準確的1HZ的頻率且在程序?qū)崿F(xiàn)上較為簡單，但在產(chǎn)生數(shù)碼管動態(tài)顯示的掃描頻率時可調(diào)度不如方案一，即在調(diào)節(jié)2

14、00HZ-500HZ*圍內(nèi)的頻率時DIV_SIZE變量的值不便于計算；方案一實現(xiàn)分頻信號的設(shè)計思路簡單易懂，且變量值易于計算和調(diào)節(jié)。故采用方案一。分頻模塊的實現(xiàn)：module clkgen (clock,clkdiv,clk500);input clock;output clkdiv;output clk500;reg 31:0 counter1;reg clkdiv;reg clk500;reg 31:0 counter0;parameter C_COUNT0=25d500_00_000;/變量0用于產(chǎn)生1HZ的信號parameter C_COUNT1=25d100_000;/變量1用于產(chǎn)生

15、500HZ的信號/*產(chǎn)生1HZ頻率的信號*/always (posedge clock)beginif(counter0=0)begincounter0=C_COUNT0;clkdiv=clkdiv;endelsecounte0=counter0-1;end/*產(chǎn)生500HZ頻率的信號*/always (posedge clock)beginif(counter1=0)begincounter1=C_COUNT1;clk500=clk500;endelsecounter1=counter1-1;endendmodule在該程序段中，只要更改變量counter的值，就可以改變輸出頻率。適當調(diào)節(jié)c

16、ounter1的值，使得數(shù)碼管動態(tài)顯示在一個最正確的顯示狀態(tài)。變量counter的計算方法是：所需要的頻率，根據(jù)公式counter值=系統(tǒng)基準頻率/所需頻率即可求得變量值。二、計時模塊實現(xiàn)方案計時模塊是對1s的信號源進展秒計時，計時滿后向上進位的設(shè)計思想方案一：計時采用十進制數(shù)計時，然后分別對時、分、秒三個數(shù)進展取余數(shù)、取除數(shù)，分別得到三個數(shù)的高位和低位always(posedge clkdiv or negedge reset)begin if(!reset)/判斷是否為復(fù)位信號 begin th=8d0; /將小時信號清零 hH=th/10; /取除操作求得小時信號的高位 hL=th%10

17、; /取余操作求得小時信號的低位 tm=8d0; mH=tm/10; mL=tm%10; ts=8d0; sH=ts/10; sL=ts%10; end else begin if(ts=59) /判斷秒鐘信號是否計滿 begin begin ts=8d0; /秒信號清零 sH=ts/10; sL=ts%10; end begin if(tm=59) /判斷分信號是否計滿 begin begin tm=8d0; /分信號清零 mH=tm/10; mL=tm%10; end begin if(th=23) /判斷小時信號是否計滿 begin th=8d0; /小時信號清零 hH=th/10; h

18、L=th%10; end else begin th=th+8d1; hH=th/10; hL=th%10; end end end else begin tm=tm+8d1; mH=tm/10; mL=tm%10; end end end else begin ts=ts+1d1; sH=ts/10; sL=ts%10; end endend方案二：計時分每個信號的上下位進展判斷及計時if(sL=9) begin sL=0; if(sH=5) begin sH=0; if(mL=9) begin mL=0; if(mH=5) begin mH=0; if(hL=9) begin hL=0;

19、hH=hH+1; end else if(hL=3&hH=2) begin hL=0; hH=0; end else hL=hL+1; end else mH=mH+1; end else mL=mL+1; end else sH=sH+1; end else sL=sL+1; end方案比擬：方案一在思路方面較為通俗易懂，且判斷過程簡短明了，但在程序中使用的進制數(shù)較多，進制轉(zhuǎn)換時容易混亂，在最終的顯示時出現(xiàn)毛刺干擾現(xiàn)象，且該方案中不便于增加小時和分鐘的調(diào)節(jié)信號，方案最終失敗。方案二雖然判斷復(fù)雜，但沒有進制混雜引起的毛刺現(xiàn)象，在最終的數(shù)碼管顯示時較為穩(wěn)定。綜合考慮，使用方案二。時鐘調(diào)節(jié)模塊的實

20、現(xiàn)：module counter(clkdiv,reset,S1,S2,hH,hL,mH,mL,sH,sL); input clkdiv; input reset; input S1; input S2; output hH;output hL;output mH;output mL;output sH;output sL;reg hH;reg hL;reg mH;reg mL;reg sH;reg sL;reg 7:0th;/十進制的小時信號 reg 7:0tm;/十進制的分鐘信號 reg 7:0ts;/十進制的秒信號 always(posedge clkdiv or negedge rst

21、)/*判斷是否為復(fù)位信號*/ if(!rst) begin sL=0; sH=0; mL=0; mH=0; hL=0; hH=0; end/*判斷是否為小時調(diào)節(jié)信號*/ else begin if(!S1) begin if(hL=9) begin hL=0; hH=hH+1; end else if(hL=3&hH=2) begin hL=0; hH=0; end else hL=hL+1; end/*判斷是否為分鐘調(diào)節(jié)信號*/ else if(!S2) begin if(mL=9) begin mL=0; if(mH=5) mH=0; else mH=mH+1; end else mL=m

22、L+1; end else if(sL=9) begin sL=0; if(sH=5) begin sH=0; if(mL=9) begin mL=0; if(mH=5) begin mH=0; if(hL=9) begin hL=0; hH=hH+1; end else if(hL=3&hH=2) begin hL=0; hH=0; end else hL=hL+1; end else mH=mH+1; end else mL=mL+1; end else sH=sH+1; end else sL=sL+1; endendmodule三、譯碼顯示模塊的實現(xiàn)譯碼顯示模塊采用的是數(shù)碼管的動態(tài)掃描

23、方式，定義變量來控制數(shù)碼管顯示的位選信號通過變量Uwei*uan來給數(shù)碼管的各個位選位送出低電平信號。由于試驗箱上的八個數(shù)碼管是每四個的位選端連接在一起，分為兩組數(shù)碼管，所以定義兩個變量show_temp_H和show_temp_L來分別控制兩組數(shù)碼管，該變量決定了哪個數(shù)碼管顯示哪個信號，再根據(jù)這兩個變量判斷顯示的是哪一組數(shù)碼管，確定之后通過送入的數(shù)據(jù)利用變量HIGH和LOW控制數(shù)碼管的 段選信號完成譯碼顯示工作。module decode(clk500,reset,hH,hL,mH,mL,sH,sL,HIGH,LOW,); input clk500; input reset; input h

24、H,hL;/小時的高、低位信號 input mH,mL;/分鐘的高、低位信號 input sH,sL;/秒的高、低位信號 output 6:0 HIGH,LOW;/分別控制兩組數(shù)碼管的段選信號 output 7:0 ;/控制數(shù)碼管的位選信號 reg 7:0 show_temp_H,show_temp_L;/定義的內(nèi)部變量，決定數(shù)碼管上顯示的信號 reg 7:0 ; reg 7:0 Uwei*uan;/通過控制變量給數(shù)碼管的位選位送出上下電平 reg 2:0 sm;/掃描變量 reg 6:0 HIGH;/控制高四位數(shù)碼管的段選信號 reg 6:0 LOW;/控制低四位數(shù)碼管的段選信號 alway

25、s(posedge clk200)beginif(sm=3b111)sm=3b000;elsesm=sm+3b001;Uwei*uan=Uwei*uan1;/通過對變量的左移操作依次給數(shù)碼管的位選位送高電平if(Uwei*uan=8b0000_0000) Uwei*uan=8b0000_0001;/給Uwei*uan變量設(shè)定的初值=Uwei*uan;/共陰極數(shù)碼管顯示的位選信號應(yīng)為低電平，故對Uwei*uan變量進展取反操作end always(sm) begin case() 8b1111_1110:show_temp_H=sL; /最低位的數(shù)碼管用于顯示秒信號的低位 8b1111_1101

26、:show_temp_H=sH; 8b1111_1011:show_temp_H=4b1010; 8b1111_0111:show_temp_H=mL; 8b1110_1111:show_temp_L=mH; 8b1101_1111:show_temp_L=4b1010; 8b1011_1111:show_temp_L=hL; 8b0111_1111:show_temp_L=hH; /最高位的數(shù)碼管用于顯示小時信號的高位 endcase end always(show_temp_H)/高四位的數(shù)碼管顯示 begin case(show_temp_H)4b0000:HIGH=7b011_1111

27、; 4b0001: HIGH =7b000_0110; 4b0010: HIGH =7b101_1011; 4b0011: HIGH =7b100_1111; 4b0100: HIGH =7b110_0110; 4b0101: HIGH =7b110_1101; 4b0110: HIGH =7b111_1101; 4b0111: HIGH =7b000_0111; 4b1000: HIGH =7b111_1111; 4b1001: HIGH =7b110_1111; 4b1010: HIGH =7b100_0000; default HIGH =7b000_0000;endcase end a

28、lways(show_temp_L)/低四位的數(shù)碼管顯示 begin case(show_temp_L)4b0000:LOW=7b011_1111; 4b0001: LOW =7b000_0110; 4b0010: LOW =7b101_1011; 4b0011: LOW =7b100_1111; 4b0100: LOW =7b110_0110; 4b0101: LOW =7b110_1101; 4b0110: LOW =7b111_1101; 4b0111: LOW =7b000_0111; 4b1000: LOW =7b111_1111; 4b1001: LOW =7b110_1111;

29、4b1010: LOW =7b100_0000; default LOW =7b000_0000; endcase endendmodule第三節(jié) 系統(tǒng)及各模塊方框圖說明分頻模塊：輸入信號為系統(tǒng)基準時鐘50MHZ輸出為1HZ頻率和200HZ-500HZ頻率兩路信號計時模塊：輸入信號1s時鐘信號clkdiv，復(fù)位信號reset，小時調(diào)節(jié)信號S1，分鐘調(diào)節(jié)信號S2輸出信號為小時信號的高、低位hH、hL，分鐘信號的高、低位mH、mL，秒信號的高、低位sH、sL譯碼顯示模塊：輸入信號該模塊工作頻率500HZ，復(fù)位信號reset，小時信號的高、低位hH、hL，分鐘信號的高、低位mH、mL，秒信號的高、低

30、位sH、sL輸出信號為八個數(shù)碼管的位選控制信號，高四位數(shù)碼管顯示的段選信號HIGH，低四位數(shù)碼管顯示的段選信號LOW系統(tǒng)功能實現(xiàn)：主函數(shù)的輸入信號為系統(tǒng)基準時鐘信號、復(fù)位信號、小時調(diào)節(jié)信號、分鐘調(diào)節(jié)信號。輸出信號為數(shù)碼管的位選控制信號、高四位數(shù)碼管的段選控制信號HIGH、低四位數(shù)碼管的段選控制信號LOW。第二章 結(jié)果與討論第一節(jié) 調(diào)試現(xiàn)象及解決分析系統(tǒng)方案確定，程序編寫完成后進入調(diào)試階段，調(diào)試分模塊進展。首先是分頻模塊，在程序編寫且編譯通過后，加觀察窗口觀察所得波形，可以判定是否得到所需頻率的信號。在調(diào)試過程中出現(xiàn)的問題：一、編寫程序過程中出現(xiàn)的語法問題1要注意編寫程序的過程中begin和en

31、d配對問題，類似于C語言中的括號匹配問題，在編寫計數(shù)模塊時編譯不通過，最后檢查出是缺少一個end完畢符號，經(jīng)修改后編譯通過。2Verilog HDL語言編寫時的語法問題。在最初的計時模塊的程序設(shè)計中，將小時、分鐘的調(diào)節(jié)信號放在了另外的一個always語句塊中，編譯無法通過，經(jīng)查閱資料，在Verilog HDL語言的編寫中應(yīng)該注意不同的always語句塊不可以對同一個變量進展操作，即一個變量不可以經(jīng)過兩個always語句塊操作。將對小時和分鐘調(diào)節(jié)信號的操作與計時放在同一個語句塊中，編譯通過。二、方案實現(xiàn)過程中出現(xiàn)的問題1數(shù)碼管顯示高四位、低四位保持一致。在數(shù)碼管顯示時沒有到達預(yù)計的目標，沒有實現(xiàn)

32、動態(tài)顯示，而是高四位同時顯示一個數(shù)字，低四位同時顯示一個數(shù)字，經(jīng)過對程序的檢查調(diào)試，是因為對數(shù)碼管位選端口的控制不正確，初始程序用是通過變量Uwei*uan 給數(shù)碼管位選端依次送入高電平：Uwei*uan=Uwei*uan1;if(Uwei*uan=8b0000_0000) Uwei*uan=8b0000_0001;=Uwei*uan;分析得知是信號沒有正確的送給數(shù)碼管顯示，經(jīng)修改對后成功顯示。修改的程序增加了一個掃描信號：always(posedge clk200)beginif(sm=3b111)sm=3b000;elsesm=sm+3b001;在掃描信號到來時判斷信號并給數(shù)碼管送出位選端

33、控制信號。2數(shù)碼管計時只顯示二進制數(shù)。初始程序使用的是十進制數(shù)計時，對十進制數(shù)進展取除、取余操作，再譯碼，程序中進制數(shù)使用混亂，出現(xiàn)毛刺現(xiàn)象。將計時模塊的程序重新修改后實現(xiàn)了計時的譯碼顯示功能。3數(shù)碼管顯示不佳。問題出在對數(shù)碼管動態(tài)顯示的掃描頻率設(shè)置不適當，頻率太低時無法八個數(shù)碼管一起顯示，頻率太高時數(shù)碼管顯示的亮度降低，需要在200HZ-500HZ*圍內(nèi)調(diào)出一個適當?shù)念l率。4數(shù)碼管的顯示需要一直按著復(fù)位鍵進展。系統(tǒng)的復(fù)位信號為低電平有效，所以在編寫程序時注意是復(fù)位信號的下降沿有效，應(yīng)該為：always(posedge clkdiv or negedge rst) if(!rst) begin

34、 sL=0; sH=0; mL=0; mH=0; hL=0; hH=0;end第二節(jié) 相關(guān)數(shù)據(jù)分析分頻模塊的counter變量值計算：系統(tǒng)基準時鐘為50MHZ，counter值操作一次所需時間為1/50M，操作到計數(shù)值點所需時間則為1/50M*counter，其倒數(shù)即為所得到的時鐘頻率，根據(jù)公式求出counter變量值，分別得到計時模塊和譯碼顯示模塊所需要的時鐘頻率。第三節(jié) 系統(tǒng)整體實現(xiàn)系統(tǒng)使用一個主函數(shù)調(diào)用各個子模塊實現(xiàn)系統(tǒng)功能，通過系統(tǒng)方框圖編寫主函數(shù)：module main(clock,reset,HIGH,LOW,); /parameter DIV_SIZE=25; input clock; inp