第三章 組合邏輯電路習(xí)題課

1、第3章 組合邏輯電路習(xí)題課本章小結(jié)本章主要介紹了以下內(nèi)容:2022/7/132一、組合邏輯電路的基本概念 1.定義 2.結(jié)構(gòu)特點(diǎn) (1) 電路由邏輯門構(gòu)成，不含記憶元件； (2) 輸入信號是單向傳輸?shù)?，電路中不含反饋回路?3.功能描述 真值表；表達(dá)式；卡諾圖；電路圖；波形圖 3二、SSI構(gòu)成的組合邏輯電路的分析和設(shè)計1.分析步驟 (1)從輸入端開始，逐級推導(dǎo)出函數(shù)表達(dá)式 ;(2)列真值表 (3)確定邏輯功能 2.設(shè)計步驟 (1)列真值表；(2)寫最簡表達(dá)式； (3)畫邏輯電路2022/7/134三、MSI組合邏輯電路的工作原理及應(yīng)用 1.功能表、簡化邏輯符號2.典型應(yīng)用(1) 用二進(jìn)制譯碼器

2、設(shè)計組合邏輯電路 (2) 用數(shù)據(jù)選擇器設(shè)計組合邏輯電路 2022/7/132022/7/1352.利用ROM實(shí)現(xiàn)組合函數(shù)的步驟：（1）列出函數(shù)的真值表或?qū)懗龊瘮?shù)的最小項表達(dá)式。（2）選擇合適的ROM，畫出函數(shù)的陣列圖。四、只讀存儲器的工作原理及應(yīng)用 1.ROM由地址譯碼器和存儲體兩部分構(gòu)成。（1）地址譯碼器產(chǎn)生了輸入變量的全部最小項，即實(shí)現(xiàn)了對輸入變量的與運(yùn)算；（2）存儲體實(shí)現(xiàn)了有關(guān)最小項的或運(yùn)算。ROM實(shí)際上是由與門陣列和或門陣列構(gòu)成的組合電路。62.邏輯冒險、功能冒險的檢查 3.冒險的消除方法 五、組合邏輯電路中的競爭和冒險1.競爭和冒險的概念 (1) 1型冒險和0型冒險； (2) 邏輯冒

3、險和功能冒險 ； 2022/7/132022/7/137六、例題講解1.設(shè)ABCD是一個8421BCD碼，試用最少與非門設(shè)計一個能判斷該8421BCD碼是否大于等于5的電路，該數(shù)大于等于5，F(xiàn)= 1；否則為0。解：(1)列真值表8A B C DF0 0 0 000 0 0 100 0 1 000 0 1 100 1 0 000 1 0 110 1 1 010 1 1 11A B C DF1 0 0 011 0 0 111 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 12022/7/139(3)畫邏輯電路(2)寫最簡表達(dá)式AB CD 11101111101001

4、0110100F = A + BD + BC = A BD BC2022/7/13102022/7/13相應(yīng)的電路圖如下所示： 112. 分析如下圖所示電路的邏輯功能。 2022/7/1312解：(1)從輸入端開始，逐級推導(dǎo)出函數(shù)表達(dá)式 (2)列真值表 2022/7/1313A B CF1 F20 0 00 00 0 11 10 1 01 10 1 10 11 0 01 01 0 10 01 1 00 01 1 11 1(3)確定邏輯功能 假設(shè)變量A、B、C和函數(shù)F1、F2均表示一位二進(jìn)制數(shù)，那么，由真值表可知，該電路實(shí)現(xiàn)了全減器的功能。2022/7/1314A、B、C、F1、F2分別表示被減

5、數(shù)、減數(shù)、來自低位的借位、本位差、本位向高位的借位。ABCF1F2被減數(shù) 減 數(shù) 借 位 差 2022/7/13153.試用74151實(shí)現(xiàn)下列函數(shù)： 2022/7/132022/7/1316解：函數(shù)有4個輸入變量 ，而74151的地址端只有3個，即A2 、A1 、A0 ，故須對函數(shù)的卡諾圖進(jìn)行降維，即降為3維。17 00001DDDD010110100ABCD6D7D5D41D2D3D1D0010110100A2A1A0D0 = D3 = D, D1 = D2 = D, D4 = D5 = D6 = D7 = 0 令A(yù)=A2 、B=A1 、C=A0 則：2022/7/1318相應(yīng)的電路圖如下所

6、示： 2022/7/132022/7/1319解：函數(shù)有4個輸入變量 ，而74151的地址端只有3個，即A2 、A1 、A0 ，故須對函數(shù)的卡諾圖進(jìn)行降維，即降為3 維。2022/7/1320 011111110010110100ABCD6D7D5D41D2D3D1D0010110100A2A1A0D0 = D6= 0, D1 = D2 = D3 = 1， 令A(yù)=A2 、B=A1 、C=A0 則：D4 = D5 = D7 = 1 2022/7/1321相應(yīng)的電路圖如下所示： 22解：函數(shù)有4個輸入變量 ，而74151的地址端只有3個，即A2 、A1 、A0 ，故須對函數(shù)的卡諾圖進(jìn)行降維，即降為

7、3 維。101111101110010110100ABCD2022/7/132022/7/1323D6D7D5D41D2D3D1D0010110100A2A1A0 1D00100DD010110100ABCD0 = D7 = D, D1 = D, D2 = D3 = D4 = D5 = 0。 D6 = 1, 令A(yù)=A2 、B=A1 、C=A0 則：24相應(yīng)的電路圖如下圖所示： 2022/7/132022/7/13254.試用74138實(shí)現(xiàn)下列函數(shù)： 2022/7/13262022/7/13272022/7/13282022/7/13292022/7/13302022/7/13312022/7/

8、1332335. 試用74138設(shè)計一個多輸出組合網(wǎng)絡(luò)，它的輸入是4位二進(jìn)制碼ABCD，輸出為： F1 ：ABCD是4的倍數(shù)。 F2 ：ABCD比2大。 F3 ：ABCD在811之間。 F4 ：ABCD不等于0。2022/7/1334解：由題意，各函數(shù)是4變量函數(shù)，故須將74138擴(kuò)展為4-16線譯碼器，讓A、B、C、D分別接4-16線譯碼器的地址端 A3 、A2 、A1 、A0 ，可寫出各函數(shù)的表達(dá)式如下：2022/7/13352022/7/1336實(shí)現(xiàn)電路如下圖所示： 2022/7/132022/7/1337課堂練習(xí)1.用74151實(shí)現(xiàn)下列邏輯函數(shù)2.用一片74138實(shí)現(xiàn)下列邏輯函數(shù)202

9、2/7/1338四位超前進(jìn)位全加器A0A3：被加數(shù)， B0B3 ：加數(shù)，S0S3：輸出和， CO：進(jìn)位輸出，CI：低位向高位的進(jìn)位。2022/7/1339 A3 A0 和 B3 B0 ： 4位二進(jìn)制數(shù)； FAB FA=B FAB)i （A=B)i （AB)i三個級聯(lián)輸入端（1）管腳介紹4位數(shù)值比較器（2）功能表單塊或多塊串聯(lián)時的功能表2022/7/1340多塊并聯(lián)時的功能表單塊或多塊串聯(lián)時的功能表2022/7/13412022/7/1342（3）工作原理 A3 B3，則可直接得出比較結(jié)果。 A3 B3 ，F(xiàn)AB = 1 ， FA=B = FAB = 0 ； A3 B3 ，F(xiàn)AB = 0 ；由功

10、能表可以看出進(jìn)行數(shù)據(jù)比較時，先比較最高位，最位相等再比較次高位，依次類推。 A3= B3 ，再比較低位A2B2，依次類推。 A3 A0 = B3 B0 ，看級聯(lián)輸入 （AB)i （A=B)i （AB)i集成3位二進(jìn)制優(yōu)先編碼器ST為使能輸入端，低電平有效。YS為使能輸出端，通常接至低位芯片的端。YS和ST配合可以實(shí)現(xiàn)多級編碼器之間的優(yōu)先級別的控制。YEX為擴(kuò)展輸出端，是控制標(biāo)志。 YEX 0表示是編碼輸出； YEX 1表示不是編碼輸出。集成3位二進(jìn)制優(yōu)先編碼器74LS1482022/7/1343集成3位二進(jìn)制優(yōu)先編碼器74LS148的真值表輸入：邏輯0(低電平）有效輸出：邏輯0(低電平）有效2

11、022/7/1344集成二進(jìn)制譯碼器74LS138A2、A1、A0為二進(jìn)制譯碼輸入端， 為譯碼輸出端（低電平有效），G1、 、為選通控制端。當(dāng)G11、 時，譯碼器處于工作狀態(tài)；當(dāng)G10、 時，譯碼器處于禁止?fàn)顟B(tài)。2022/7/1345真值表輸入：自然二進(jìn)制碼輸出：低電平有效2022/7/1346集成數(shù)據(jù)選擇器集成雙4選1數(shù)據(jù)選擇器74LS153選通控制端S為低電平有效，即S=0時芯片被選中，處于工作狀態(tài)；S=1時芯片被禁止，Y0。2022/7/1347集成8選1數(shù)據(jù)選擇器74LS1512022/7/134874LS151的真值表2022/7/1349集成數(shù)據(jù)分配器把二進(jìn)制譯碼器的使能端作為數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端作為地址碼輸入端，則帶使能端的二進(jìn)制譯碼器就是數(shù)據(jù)分配器。由74LS138構(gòu)成的1路-8路數(shù)據(jù)分配器數(shù)據(jù)輸入端G1=1G2A=0地