專用集成電路概念及設(shè)計(jì)流程ppt課件

1、第一章公用集成電路概念及設(shè)計(jì)流程公用集成電路概念通用集成電路:CPU, DSP, DRAM, TTL系列(數(shù)字電路)運(yùn)放OA, 基準(zhǔn)源, ADC/DAC, DC/DC(模擬電路) 市場(chǎng)上能買到的電路公用集成電路玩具電路, 燈具電路, 工業(yè)控制電路, 等等, 市場(chǎng)上買不到的電路 (數(shù)字的、模擬的、混合的)ASIC的優(yōu)點(diǎn)與開(kāi)展趨勢(shì)公用集成電路技術(shù)的運(yùn)用, 使得電子產(chǎn)品的體積減少、分量減輕、性能提高、本錢降低、嚴(yán)密性加強(qiáng)等等。推進(jìn)了ASIC技術(shù)向更廣泛領(lǐng)域的開(kāi)展, 構(gòu)成了良性循環(huán)。ASIC的進(jìn)一步開(kāi)展，以及IP的復(fù)用技術(shù)，構(gòu)成了后來(lái)SoC的問(wèn)世以及SiP概念的提出。 半導(dǎo)體制造工藝IC制造工藝模擬I

2、C電路Bipolar工藝、CMOS工藝數(shù)字IC電路 CMOS工藝數(shù)模混合信號(hào)IC電路 CMOS、Bi-CMOS工藝電源相關(guān)功率IC電路 BCD工藝ASIC制造常用工藝規(guī)范CMOS工藝設(shè)計(jì)流程IC的設(shè)計(jì)流程特殊工藝器件的設(shè)計(jì)流程模擬電路設(shè)計(jì)流程數(shù)字電路設(shè)計(jì)流程數(shù)/模混合電路設(shè)計(jì)流程ASIC設(shè)計(jì)流程 (規(guī)范CMOS工藝)模擬電路設(shè)計(jì)流程數(shù)字電路設(shè)計(jì)流程Logic 工藝數(shù)/?；旌想娐吩O(shè)計(jì)流程 (Mixed-signal 工藝)特殊工藝器件的設(shè)計(jì)流程常用的TCAD軟件 所屬公司工藝仿真器件仿真特點(diǎn) Avanti被Synopsys公司收購(gòu)Tsuprem4Medici國(guó)內(nèi)業(yè)界廣泛使用ISE(瑞士)被yno

3、psys 公司收購(gòu)DIOSMDRAW器件生成DESSIS器件仿真國(guó)外業(yè)界廣泛使用SILVACOAthenaAtlas圖形界面操作簡(jiǎn)單易學(xué) 模擬IC設(shè)計(jì)流程模擬集成電路設(shè)計(jì)常用工具 公司 CadenceSynopsysMentor Graphics電路圖仿真SpectreHSPICE版圖繪制Virtuoso版圖驗(yàn)證及參數(shù)提取DivaDraculaCalibre前端設(shè)計(jì) 數(shù)字IC設(shè)計(jì)流程后端設(shè)計(jì)數(shù)字集成電路設(shè)計(jì)常用工具 公司 CadenceSynopsysMentor Graphics邏輯仿真NC-SimModelsim邏輯綜合Design- compiler布局布線SEEncounter時(shí)序驗(yàn)證

4、Pearl可測(cè)性設(shè)計(jì)DFT-CompilerTetraMAX與目前IC技術(shù)相應(yīng)的主要數(shù)據(jù)元件數(shù)/芯片 1000萬(wàn)晶體管/die芯片面積(mm2) 1-100mm2硅片直徑(mm) 20mm ( 8英寸)/wafer特征線寬(m) 0.18m, 90nm /CD結(jié)深(m) 0.2 m / xj柵氧化層厚度(nm) 5nm (50A) / d任務(wù)電壓(V) 3.3V,1.8V速度功耗乘積(J) -關(guān)于速度功耗積是衡量超大規(guī)模IC產(chǎn)品設(shè)計(jì)程度的重要標(biāo)志在ASIC設(shè)計(jì)的每一步, 都有對(duì)產(chǎn)品速度、功耗進(jìn)展決擇、控制的才干(速度、功耗是一對(duì)矛盾)在系統(tǒng)設(shè)計(jì)一級(jí)，算法確實(shí)定非常重要, 并行算法速度快但功耗大

5、；串行算法那么反之。在邏輯設(shè)計(jì)一級(jí),能否采用諸如超前進(jìn)位鏈之類的附加電路，對(duì)芯片速度的影響也非常明顯 器件構(gòu)造/電路方式對(duì)速度、功耗的影響器件構(gòu)造對(duì)速度、功耗的影響雙極型器件速度快, 但功耗大; MOS型器件功耗低, 但速度相對(duì)也低。電路方式對(duì)速度、功耗的影響 同是雙極型器件，ECL電路快于TTL電路后者器件進(jìn)入深飽和區(qū)而前者只達(dá)臨界飽和點(diǎn)同是MOS型器件，CMOS電路功耗低于單純NMOS或PMOS電路后者有靜態(tài)功耗而前者無(wú)靜態(tài)功耗ASIC本錢每個(gè)芯片(chip)的本錢可用下式估算: 總本錢 = 設(shè)計(jì)本錢 + 光罩本錢 + 制造本錢 (暫不思索封裝測(cè)試本錢)其中Ct為芯片開(kāi)發(fā)總本錢Cd 為設(shè)計(jì)

6、本錢， Cm 為光罩本錢Cp 為每片wafer上電路的加工本錢V 為總產(chǎn)量 y 為廢品率 n 為每一大園片上的芯片數(shù)(chip數(shù)/wafer)降低本錢的方法增大V, V=ynw 當(dāng)批量V做得很大時(shí), 上式前二項(xiàng)可以忽略, 本錢主要由消費(fèi)加工費(fèi)用決議。 增大y:減少芯片面積,由于當(dāng)硅片的資料質(zhì)量一定時(shí), 其上的晶格缺陷數(shù)也根本上是確定的。一個(gè)芯片上假設(shè)有一個(gè)缺陷, 那芯片功能就難以保證。芯片做得越小, 缺陷落在其上的能夠性也就越小, 廢品率就容易提高。 降低本錢的方法(cont.)增大n:增大wafer尺寸( 2英寸 4英寸 5英寸 8英寸 12英寸) 這種方法需求工藝設(shè)備更新?lián)Q代的支持, 工藝

7、設(shè)備的更新?lián)Q代反過(guò)來(lái)使每一大園片的加工本錢Cp也有所提高減小芯片面積, 使得在一樣直徑的大圓片上可以做更多的芯片電路 這種方法會(huì)不斷要求工藝特征尺寸變小(0.6um 0.35um 0.18um 0.09um), 加工本錢Cp也會(huì)有所提高在確定工藝下減小芯片面積的方法 優(yōu)化的邏輯設(shè)計(jì) - 用最少的邏輯部件完成最多的系統(tǒng)功能。本課程中引見(jiàn)的乘法器、平方器的優(yōu)化設(shè)計(jì)就是一些典型實(shí)例。 優(yōu)化的電路設(shè)計(jì) - 用最少的器件實(shí)現(xiàn)特定的邏輯功能。本課程中引見(jiàn)的用CMOS傳輸門的方法實(shí)現(xiàn)D觸發(fā)器, 較之傳統(tǒng)的用“與非門的方法就可大大減少器件數(shù)目。 優(yōu)化的器件設(shè)計(jì) - 盡量減小器件幅員尺寸。器件構(gòu)造要合理, 驅(qū)動(dòng)才干不要有冗余。 優(yōu)化的幅員設(shè)計(jì) - 盡量充分利用版芯面積, 合理規(guī)劃, 減小連線長(zhǎng)度,減少無(wú)用區(qū)等。封裝測(cè)試本錢封裝測(cè)試本錢：DIP14 0.16元/顆SOP14 0.20元/顆SOT6 0.17元/顆封裝試樣費(fèi)1000元/工程測(cè)試程序開(kāi)發(fā)費(fèi)2000元/工程ASIC其他費(fèi)用光罩掩膜板費(fèi)用3um工藝0.4萬(wàn)元/塊，一套板9-10塊0.6umCMOS工藝1萬(wàn)元/塊，一套板14-15塊最小流片量3um 5寸線， 4 wa