集成電路EDA設(shè)計(jì)技術(shù)：eda review

1、EDA：Electronic Design Automation電子設(shè)計(jì)自動(dòng)化SOC：System on Chip片上系統(tǒng)SOPC：System on a Programmable Chip可編程片上系統(tǒng)FPGA：Field Programmable Gate Array現(xiàn)場(chǎng)可編程門陣列PLD （programmable logic device，可編程邏輯器件）CLPD （Complex Programmable Logic Device，復(fù)雜可編程邏輯器件）IC （Integrated Circuit， 集成電路）DSP （Digital Signal Processor， 數(shù)字信號(hào)處理器

2、）MCU（microprogramed control unit）微程序控制器MPU（microprocessor unit）微處理器HDL (Hardware Description Language，硬件描述語(yǔ)言)RTL（Register Transfer Level，寄存器轉(zhuǎn)換級(jí)電路）IP (Intellectual Property，知識(shí)產(chǎn)權(quán))RAM（random access memory） 隨機(jī)存取儲(chǔ)存器ROM（read only memory） 只讀存儲(chǔ)器EPROM（Electrically Programmable Read-Only-Memory）可擦可編程只讀存儲(chǔ)器API

3、（Application Program Interface），應(yīng)用程序界面HAL（Hardware Abstraction Layer），硬件抽象層UDP(User-Defined Primitives）用戶定義原語(yǔ)EDA定義EDA技術(shù)就是以計(jì)算機(jī)為工作平臺(tái)，以EDA軟件工具為開發(fā)環(huán)境，以PLD器件或者ASIC專用集成電路為目標(biāo)器件設(shè)計(jì)實(shí)現(xiàn)電路系統(tǒng)的一種技術(shù)。現(xiàn)代EDA技術(shù)和EDA工具的共同特點(diǎn):HDL語(yǔ)言，標(biāo)注化、開放性，庫(kù)，綜合邏輯器件：固定邏輯器件（大量的“非重發(fā)性工程成本”NRE）和PLD（廉價(jià)，快速）PLD能實(shí)現(xiàn)任意數(shù)字邏輯？任何組合邏輯函數(shù)均可化為“與或”表達(dá)式，用“與門或門”二

4、級(jí)電路實(shí)現(xiàn)，任何時(shí)序電路又都可以由組合電路加上存儲(chǔ)元件（觸發(fā)器）構(gòu)成。因此，從原理上說(shuō)，與或陣列加上觸發(fā)器的結(jié)構(gòu)就可以實(shí)現(xiàn)任意的數(shù)字邏輯。 EDA設(shè)計(jì)流程：設(shè)計(jì)輸入：設(shè)計(jì)以開發(fā)軟件的要求表達(dá)出來(lái)，如文本輸入，原理圖輸入；綜合：將較高層次的設(shè)計(jì)描述自動(dòng)轉(zhuǎn)化為低級(jí)的設(shè)計(jì)描述；（綜合轉(zhuǎn)換（翻譯）優(yōu)化）分為：行為綜合，邏輯綜合，版圖綜合布局布線：將綜合生成的電路邏輯網(wǎng)表映射到具體的目標(biāo)器件中實(shí)現(xiàn)，并產(chǎn)生最終可下載文件的過(guò)程；時(shí)序分析：按時(shí)間順序采集到的數(shù)據(jù)進(jìn)行數(shù)據(jù)分析仿真：對(duì)設(shè)計(jì)電路的功能驗(yàn)證；分為行為仿真（前），功能仿真（綜合前），時(shí)序仿真（綜合后）編程配置:將適配后的編程文件裝入到PLD器件的過(guò)程

5、.EDA工具的兩個(gè)主要功能是：綜合和仿真。綜合器和編譯器的區(qū)別： 編譯器將軟件程序翻譯成某種特定的CPU機(jī)器代碼，這種代碼不代表硬件結(jié)構(gòu)，更不能改CPU的硬件結(jié)構(gòu)，只能被動(dòng)的為某特定的硬件電路結(jié)構(gòu)所利用。只是機(jī)械式的一一對(duì)應(yīng)的翻譯。 綜合器則不同，綜合器轉(zhuǎn)化（翻譯）的目標(biāo)是底層電路結(jié)構(gòu)網(wǎng)表文件，它不依賴于任何特定硬件環(huán)境，能輕易的移植到任何通用硬件環(huán)境中。具有明顯的能動(dòng)性和創(chuàng)造性，不是機(jī)械式的一一對(duì)應(yīng)的翻譯，而是根據(jù)設(shè)計(jì)庫(kù)、工藝庫(kù)以及預(yù)先設(shè)置的各類約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的形成。IP核定義：完成某種功能的設(shè)計(jì)模塊。分類：硬核、固核和軟核。軟核：在寄存器級(jí)或門級(jí)對(duì)電路功能用HDL進(jìn)行

6、描述。硬核：以版圖形式實(shí)現(xiàn)的設(shè)計(jì)模塊。固核：完成了綜合的功能塊。Nios II 軟核處理器（硬件抽象層HAL是軟硬件的橋梁）最大特點(diǎn)：可配置性能開發(fā)任務(wù)：定制Nios II處理器系統(tǒng)和軟件開發(fā)集成開發(fā)環(huán)境：Nios II IDESOC定義：系統(tǒng)芯片（SoC），或者稱為芯片系統(tǒng)、片上系統(tǒng)，是指把一個(gè)完整的系統(tǒng)集成在一個(gè)芯片上。構(gòu)成：由微處理器核（MPU Core），數(shù)字信號(hào)處理器核（DSP Core），存儲(chǔ)器核（RAM/ROM），A/D、D/A核以及USB接口核等構(gòu)成一個(gè)單片系統(tǒng)（SoC）。SOPC：是可編程邏輯器件技術(shù)和SOC技術(shù)發(fā)展與融合的產(chǎn)物，在一個(gè)可編程芯片上實(shí)現(xiàn)一個(gè)電子系統(tǒng)的技術(shù)。優(yōu)點(diǎn)

7、（PLD+SOC）設(shè)計(jì)思路Bottom-up設(shè)計(jì)，即自底向上的設(shè)計(jì)。Top-down設(shè)計(jì)，即自頂向下的設(shè)計(jì)。將設(shè)計(jì)分為系統(tǒng)級(jí)，功能級(jí)，門級(jí)，開關(guān)級(jí)等不同的層次，按照自上向下的順序，對(duì)各個(gè)層次進(jìn)行設(shè)計(jì)和仿真。集成電路發(fā)展與芯片集成度同步，數(shù)字器件經(jīng)歷了從SSI，MSI，LSI，VLSI，到SOC。數(shù)字集成化系統(tǒng)性能的四個(gè)特性：速度（時(shí)序和延時(shí)）、吞吐量、面積、功耗硬件描述語(yǔ)言HDL：具有特殊結(jié)構(gòu)能夠?qū)τ布壿嬰娐返墓δ苓M(jìn)行描述的一種高級(jí)編程語(yǔ)言，可以設(shè)計(jì)硬件電路（芯片）或仿真硬件電路行為。Verilog HDL主要功能：描述電路的連接、仿真硬件電路抽象級(jí)別：系統(tǒng)級(jí)、算法級(jí)、寄存器傳輸級(jí)（RTL級(jí)

8、）、邏輯級(jí)、門級(jí)和開關(guān)級(jí)基本描述單位：模塊基本結(jié)構(gòu)：模塊聲明，端口聲明，信號(hào)類型定義，邏輯功能描述，時(shí)序規(guī)范行為描述方式：行為描述，數(shù)據(jù)流描述，結(jié)構(gòu)化描述、（混合描述）行為描述語(yǔ)句：條件語(yǔ)句、賦值語(yǔ)句和循環(huán)語(yǔ)句Verilog HDL不僅提供描述設(shè)計(jì)的能力，而且提供對(duì)激勵(lì)，控制，存儲(chǔ)響應(yīng)和驗(yàn)證的建模能力Verilog HDL既適合于可綜合的電路設(shè)計(jì)，也可勝任電路與系統(tǒng)的仿真 Reg與wire的區(qū)別：reg是變量類型之一，wie是線網(wǎng)類型之一；reg變量只能在always或initial語(yǔ)句中賦值，而wire變量只能在連續(xù)賦值語(yǔ)句assign中賦值，或者通過(guò)模塊實(shí)例的輸出（和輸入/輸出）端口賦值；

9、進(jìn)行初始化時(shí)，reg變量的值為x，wire線網(wǎng)的值為z，線網(wǎng)可以賦予強(qiáng)度值，而reg變量不能賦予強(qiáng)度值。 修改后：module example(o1, o2, a, b, c, d); input a, b, c, d; output o1, o2;/ reg c, d;/ reg o2 reg o1; and u1(o2, c, d); always (a or b) if (a) o1 = b; else o1 = 0;endmodule例子：修改前：module example(o1, o2, a, b, c, d); input a, b, c, d; output o1, o2; r

10、eg c, d; reg o2 and u1(o2, c, d); always (a or b) if (a) o1 = b; else o1 = 0;endmoduleVerilog HDL中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲(chǔ)元件。賦值語(yǔ)句b=a;非阻塞賦值，塊結(jié)束后完成賦值b=a;阻塞賦值，賦值語(yǔ)句執(zhí)行完后，塊才結(jié)束塊語(yǔ)句順序：begin end并行：fork join條件語(yǔ)句if（*） * ； else *；case（*） *：*；*：*；default： *；endcase循環(huán)語(yǔ)句（1）for(賦初值；條件表達(dá)式

11、；計(jì)算） （2）while (條件表達(dá)式） 行為級(jí)語(yǔ)句initial：只執(zhí)行一次always：不斷重復(fù)執(zhí)行數(shù)據(jù)流描述語(yǔ)句assgin層次化設(shè)計(jì)移位寄存器module pipen1 (q3, d, clk);output 7:0 q3; input 7:0 d;input clk;reg 7:0 q3, q2, q1; always (posedge clk) begin q1 = d;q2 = q1;q3 = q2;endendmodule加法器乘法器流水線技術(shù) 流水線：所謂流水線設(shè)計(jì)實(shí)際上就是把規(guī)模較大、層次較多的組合邏輯電路分為幾個(gè)級(jí)，在每一級(jí)插入寄存器組暫存中間數(shù)據(jù)。流水線加法器好處：工

12、作速度快，在邏輯電路中加入若干寄存器來(lái)暫存中間結(jié)果，雖然多用了一些寄存器資源，但減小了每一級(jí)的電路的時(shí)延，提高整個(gè)加法器的運(yùn)行頻率。 為了保證數(shù)據(jù)吞吐率，電路設(shè)計(jì)中的一個(gè)主要問(wèn)題是要維持系統(tǒng)時(shí)鐘的速度處于或高于某一頻率，如果延時(shí)路徑較長(zhǎng)，就必須在組合邏輯間插入觸發(fā)器 流水線設(shè)計(jì)技術(shù)使用情形：在某些復(fù)雜邏輯功能的完成需要較長(zhǎng)延時(shí)就會(huì)使得系統(tǒng)難以運(yùn)行在高的頻率上，這時(shí)可使用流水線設(shè)計(jì)技術(shù) 流水線設(shè)計(jì)技術(shù)的好處：在長(zhǎng)延時(shí)的邏輯功能塊中插入觸發(fā)器，使得復(fù)雜的邏輯操作分步完成，減小每個(gè)部分的延時(shí)，從而是系統(tǒng)的運(yùn)行頻率得以提高 流水線技術(shù)的缺點(diǎn)：增加了寄存器邏輯，即增加量芯片資源的耗用 流水線加法器8位（

13、1）2級(jí)module adder_pipe2(cout,sum,ina,inb,cin,clk); input7:0 ina,inb; input cin,clk; output reg7:0 sum; output reg cout; reg3:0 tempa,tempb,firsts; reg firstc; always (posedge clk) begin firstc,firsts=ina3:0+inb3:0+cin; tempa=ina7:4; tempb=inb7:4; end always (posedge clk) begin cout,sum7:4=tempa+tempb

14、+firstc; sum3:0=firsts; end endmodule （2）4級(jí)module adder_pipe4(cout,sum,ina,inb,cin,clk); output7:0 sum;output cout; input7:0 ina,inb;input cin,clk; reg tempc,firstc,secondc,thirdc, cout; reg1:0 firsts, thirda,thirdb; reg3:0 seconda, secondb, seconds; reg5:0 firsta, firstb, thirds; reg7:0 tempa,tempb

15、,sum;always (posedge clk) begin tempa=ina; tempb=inb; tempc=cin; end /輸入數(shù)據(jù)緩存 18 / 19 always (posedge clk) begin firstc,firsts=tempa1:0+tempb1:0+tempc; /第一級(jí)加（低2位） firsta=tempa7:2; firstb=tempb7:2; /未參加計(jì)算的數(shù)據(jù)緩存 end always (posedge clk) begin secondc,seconds=firsta1:0+firstb1:0+firstc,firsts; seconda=fi

16、rsta5:2; secondb=firstb5:2; /數(shù)據(jù)緩存 end always (posedge clk) begin thirdc,thirds=seconda1:0+secondb1:0+secondc,seconds; thirda=seconda3:2;thirdb=secondb3:2; /數(shù)據(jù)緩存 end always (posedge clk) begin cout,sum=thirda1:0+thirdb1:0+thirdco,thirds; /第四級(jí)加（高兩位相加） end endmodule 有限狀態(tài)機(jī)定義：由寄存器邏輯和組合邏輯構(gòu)成的硬件時(shí)序電路，一般包括組合邏

17、輯和寄存器邏輯兩個(gè)部分。 寄存器邏輯的功能是存儲(chǔ)有限狀態(tài)機(jī)的內(nèi)部狀態(tài)（寄存器組的0和1構(gòu)成有限狀態(tài)）；組合邏輯分為次態(tài)邏輯和輸出邏輯兩部分：次態(tài)邏輯：確定有限狀態(tài)機(jī)的下一個(gè)狀態(tài)輸出邏輯：確定有限狀態(tài)機(jī)的輸出常用的狀態(tài)編碼有一位熱碼，格雷編碼，約翰遜編碼，順序編碼四種方式狀態(tài)機(jī)可分為兩類：米里型（Mealy）和摩爾型（moore）。區(qū)別：摩爾型狀態(tài)機(jī)的輸入發(fā)生變化時(shí)需要等待時(shí)鐘的到來(lái)。 米里型的輸出是在輸入變化后立即變化，多了輸入連到輸出邏輯的線/摩爾型狀態(tài)機(jī)的輸出信號(hào)僅與當(dāng)前狀態(tài)有關(guān)，即可以把摩爾型有限狀態(tài)機(jī)的輸出看成當(dāng)前狀態(tài)的函數(shù);米里型狀態(tài)機(jī)的輸出信號(hào)不僅與當(dāng)前狀態(tài)有關(guān)，而且還與輸入信號(hào)有

18、關(guān)，即可以把米里型有限狀態(tài)機(jī)的輸出看成是當(dāng)前狀態(tài)和所有輸入信號(hào)的函數(shù)。MooreMealy CPU通過(guò)操作指令和硬件操作單元來(lái)控制功能的實(shí)現(xiàn)，有限狀態(tài)機(jī)通過(guò)狀態(tài)轉(zhuǎn)移來(lái)實(shí)現(xiàn)。適用于PLD，通過(guò)恰當(dāng)?shù)腣erilog語(yǔ)言描述和EDA工具綜合，可以生產(chǎn)性能優(yōu)越的有限狀態(tài)機(jī)。有限狀態(tài)機(jī)（Finite State Machine, FSM）是時(shí)序電路設(shè)計(jì)中經(jīng)常采用的一種方式，尤其適于設(shè)計(jì)數(shù)字系統(tǒng)的控制模塊。優(yōu)點(diǎn)：具有速度快，結(jié)構(gòu)簡(jiǎn)單，可靠性高等優(yōu)點(diǎn) ，過(guò)程明確，適用于控制。一般結(jié)構(gòu)：（參照程序來(lái)理解）1、說(shuō)明部分:狀態(tài)轉(zhuǎn)換變量的定義和所有可能狀態(tài)的說(shuō)明2、主控時(shí)序過(guò)程：狀態(tài)機(jī)的運(yùn)轉(zhuǎn)和狀態(tài)轉(zhuǎn)換的過(guò)程3、主控

19、組合過(guò)程：根據(jù)當(dāng)前狀態(tài)和外部的信號(hào)發(fā)出控制信號(hào)，同時(shí)確定下一狀態(tài)的走向4、輔助過(guò)程：配合狀態(tài)機(jī)工作的組合過(guò)程和時(shí)序過(guò)程一些補(bǔ)充說(shuō)明：1. 狀態(tài)機(jī)有三種表示方法：狀態(tài)圖（state diagram）、狀態(tài)表（state table）、流程圖 2. 狀態(tài)機(jī)設(shè)計(jì)中主要包含三個(gè)對(duì)象： (1)當(dāng)前狀態(tài) ，或稱為現(xiàn)態(tài)（current state，cs） (2)下一個(gè)狀態(tài)，或稱為次態(tài)（Next State，ns） (3)輸出邏輯（out logic，ol） 相應(yīng)的，在用verilog描述有限狀態(tài)機(jī)時(shí)，有下面幾種描述方式 （1） 用三個(gè)過(guò)程描述：即現(xiàn)態(tài)（cs），次態(tài)（ns），輸出邏輯（ol）各用一個(gè)alway

20、s過(guò)程描述 （2） 雙過(guò)程描述（CS+NS,OL雙過(guò)程描述）：使用兩個(gè)always過(guò)程來(lái)描述有限狀態(tài)機(jī)，一個(gè)過(guò)程描述現(xiàn)態(tài)和次態(tài)時(shí)序邏輯（CS+NS）;另一個(gè)過(guò)程描述輸出邏輯（OL） （3） 雙過(guò)程描述（CS,NS+OL雙過(guò)程描述）；一個(gè)過(guò)程用來(lái)描述現(xiàn)態(tài)（CS）;另一個(gè)過(guò)程描述次態(tài)和輸出邏輯（NS+OL）. （4） 單過(guò)程描述：在但過(guò)程描述方式中，將狀態(tài)機(jī)現(xiàn)態(tài)。次態(tài)，和輸出邏輯（CS+NS+OL）放在一個(gè)always過(guò)程中進(jìn)行描述。 FSM設(shè)計(jì)舉例！必考！PPT的例子：雙過(guò)程（CS,NS+OL） （2）單過(guò)程雙過(guò)程狀態(tài)機(jī)編碼：有兩種方式定義狀態(tài)編碼，分別用parameter和define實(shí)現(xiàn)。

21、一位熱碼的特點(diǎn)：雖然多用觸發(fā)器，但可以有效節(jié)省和簡(jiǎn)化譯碼電路。對(duì)于FPGA器件來(lái)說(shuō)，采用一位熱碼可有效提高電路的速度和可靠性，也有利于提高資源利用率。在Verilog語(yǔ)言中，有兩種方式可用于定義狀態(tài)編碼，分別用parameter和define語(yǔ)句實(shí)現(xiàn)，比如要為state0、state1、state2、state3四個(gè)狀態(tài)定義碼字為：00、01、11、10，可采用下面兩種方式。方式1：用parameter參數(shù)定義 parameter state1=2b00,state2=2b01,state3=2b11,state4=2b10; case(state) state1:; /調(diào)用 state2:; 狀態(tài)編碼的定義方式2：用define語(yǔ)句定義define state1 2b00 /不要加分號(hào)“;”define state2 2b01define state3 2b11define