集成電路經(jīng)典必讀1DICE單元

1、亞微米CMO的翻轉(zhuǎn)加固存儲(chǔ)器設(shè)計(jì)T. Calinl, M. Nicolaidisl, R. Velazco2摘要一種新的設(shè)計(jì)技術(shù)被提出用于對(duì)輻照誘發(fā)的單粒子翻轉(zhuǎn)不敏感的存儲(chǔ)元件。這種技術(shù)適合于實(shí)現(xiàn)在高密度 ASIC和使用亞微米CMO皴術(shù)的靜態(tài)RAM1、引言在空間應(yīng)用中使用的大多數(shù) LSI電路是使用CMOS：藝制造的。 這是由于它們的一般特 性：高集成度，低功耗和高抗噪聲性。在空間輻射環(huán)境中工作的 CMOS IC經(jīng)受三種主要的瞬態(tài)輻射效應(yīng)：?jiǎn)瘟Ｗ娱]鎖，由于累積輻照量和單粒子翻轉(zhuǎn)引起的性能退化。輻射誘導(dǎo)的硅CMOSfe路中的瞬態(tài)效應(yīng)基本上是導(dǎo)致電流直接電離的電荷收集和傳輸現(xiàn)象11.收集的電荷可能在

2、短時(shí)間間隔內(nèi)不經(jīng)意地改變內(nèi)部節(jié)點(diǎn)電壓電路。這些瞬變可以改變數(shù)字和模擬電路中的MOS!體管的電性能。結(jié)果，它們可能導(dǎo)致存儲(chǔ)在存儲(chǔ)器單元中的信息的丟失，隨后系統(tǒng)異常運(yùn)行和永久電路損壞。使用一些現(xiàn)有的商用 CMO蔽術(shù)（仞0口， bulk-epi工藝）可以將閉鎖和總輻照劑量效應(yīng) 降低到可接受的水平2。單粒子翻轉(zhuǎn)（SEU反應(yīng)輻射誘發(fā)的危害，這在航天應(yīng)用中是最難避免的，特別是在高 密度亞微米CMOS IC中。實(shí)驗(yàn)結(jié)果表明，在能夠產(chǎn)生翻轉(zhuǎn)的敏感節(jié)點(diǎn)處收集的臨界電荷隨 特征尺寸的平方減小。這種依賴性對(duì)于諸如雙極，CMOS肺,CMOS / SOI或GaAs的各種技術(shù)是類(lèi)似的。為了確保其對(duì)于亞微米 CMO蔽術(shù)的有

3、效性，現(xiàn)有的SEU加固設(shè)計(jì)技術(shù)（例 如，電阻或電容加固）引起性能的不可接受的降級(jí)。系統(tǒng)級(jí)設(shè)計(jì)加固解決方案也可用于實(shí)現(xiàn)翻轉(zhuǎn)容忍。對(duì)于實(shí)例，用于錯(cuò)誤檢測(cè)和校正（EDAC的編碼技術(shù)可以用于高容量存儲(chǔ)器陣列5 - 7。專用EDACM理器周期性地“擦除”整個(gè)存儲(chǔ)器以校正所有單字節(jié)錯(cuò)誤。EDAC處理器對(duì)相同存儲(chǔ)器字的兩次連續(xù)存取之間的時(shí)間間隔定義了最大錯(cuò)誤延遲時(shí)間。 可以采用當(dāng)前電流監(jiān)測(cè)技術(shù)用于縮減檢以減少時(shí)間關(guān)鍵應(yīng)用 中的錯(cuò)誤等待時(shí)間7。這些解決方案允許使用高密度 CMO&LSI電路內(nèi)置的抗干擾性特性。 包括存儲(chǔ)單元復(fù)制和多數(shù)表決的三重模塊冗余（TMR技術(shù)可以順序地應(yīng)用于觸發(fā)器和寄存器隨機(jī)邏輯。然而，這

4、些 SEU加固方法增加了系統(tǒng)級(jí)開(kāi)銷(xiāo)和功耗。此外，對(duì)于其中一些，錯(cuò) 誤容忍可能因此而喪失隨著錯(cuò)誤延遲。實(shí)際上，容忍第一翻轉(zhuǎn)，但是在第二翻轉(zhuǎn)的后續(xù)發(fā)生之前，受影響的元件可能不被恢復(fù)的狀態(tài)，因此系統(tǒng)易受相關(guān)雙重錯(cuò)誤的影響。可以開(kāi)發(fā)電路級(jí)別的設(shè)計(jì)加固技術(shù)以實(shí)現(xiàn)對(duì)翻轉(zhuǎn)的免疫。它們可以避免系統(tǒng)設(shè)計(jì)加固解決方案的錯(cuò)誤延遲和性能損失。這些技術(shù)基于存儲(chǔ)鎖存器復(fù)制和使用-恢復(fù)反饋電路8- 11,其比TMRt路更多地起作用并且導(dǎo)致更低的延遲。它們可以代表在亞微米CMOS設(shè)計(jì)中實(shí)現(xiàn)翻轉(zhuǎn)免疫的可行的替代方案。不幸的是，基于鎖存器復(fù)制和反饋的翻轉(zhuǎn)免疫存儲(chǔ)單元具有幾個(gè)缺點(diǎn)，使得它們不適用于高密度電路架構(gòu)：高面積開(kāi)銷(xiāo)，高功率

5、耗散（由于 使用NMO和/或PMOSE相器，具有固有的高泄漏電流）和臨界比例晶體管尺寸，以實(shí)現(xiàn)翻 轉(zhuǎn)免疫。在本文中，我們提出一種稱為雙聯(lián)互鎖存儲(chǔ)單元（DICE）的新型存儲(chǔ)單元設(shè)計(jì)，實(shí)現(xiàn)了翻轉(zhuǎn)免疫，避免了前面提到的缺點(diǎn)。 所提出的單元對(duì)晶體管尺寸沒(méi)有特別的限制，因此它沒(méi)有證明對(duì)比例設(shè)計(jì)的總輻照劑量的高靈敏度。與用于CMO靜態(tài)RAMI元和順序邏輯元件（鎖存器，觸發(fā)器，寄存器等）的其它邏輯設(shè)計(jì)加固技術(shù)相比，其具有較低的面積開(kāi)銷(xiāo)。新的單元適合于替代在 CMOWSIC中的邏輯塊內(nèi)分布的鎖存器和觸發(fā)器， 以使它們?nèi)萑?干擾。它也可以用于實(shí)現(xiàn) SE加固的靜態(tài)RAM用于實(shí)現(xiàn)可靠的 SEU抗擾性優(yōu)于復(fù)制存儲(chǔ)器

6、單元的尺寸的成本的應(yīng)用，這部分 RAM存儲(chǔ)容量。2、翻轉(zhuǎn)免疫存儲(chǔ)單元設(shè)計(jì)邏輯/電路級(jí)設(shè)計(jì)加固技術(shù)確保對(duì)單個(gè)節(jié)點(diǎn)翻轉(zhuǎn)的抗擾性，而不僅僅是相對(duì)于其他SEU容忍的相對(duì)改善，像（電阻或電容）設(shè)計(jì)加固技術(shù)。它們還具有與標(biāo)準(zhǔn) CMO蔽術(shù)完全兼容 的主要優(yōu)點(diǎn)。電路級(jí)加固存儲(chǔ)單元的通用框圖如圖1所示。Fig- 1. Principle of the logic design hardened storage cell兩個(gè)基本概念用于使用常規(guī) CMOS：藝設(shè)計(jì)SEUL疫存儲(chǔ)單元。首先，存儲(chǔ)器電路中的 冗余在SEU之后維持未損壞數(shù)據(jù)的源。這通過(guò)使用存儲(chǔ)相同數(shù)據(jù)的兩個(gè)特別設(shè)計(jì)的鎖存部分L1和L2來(lái)獲得。 第二，未損

7、壞部分中的數(shù)據(jù)提供特定的“狀態(tài)恢復(fù)”反饋以恢復(fù)損壞 的數(shù)據(jù)。在圖1中，每個(gè)鎖存部分的差分輸出OA OB連接到相對(duì)的雙鎖存部分的差分反饋輸入IA,舊。先前發(fā)表的實(shí)現(xiàn)上述原理的邏輯 /電路加固存儲(chǔ)單元設(shè)計(jì)組合用于翻轉(zhuǎn)加固的三種主要 技術(shù)：使用用于 L1或/和L2實(shí)現(xiàn)的NMO峨PMOSt余鎖存器，使用單晶體管反饋環(huán)路以獲 得狀態(tài)-相關(guān)的有源反饋電路以及使用比例反相器來(lái)避免瞬態(tài)脈沖傳播。這些技術(shù)在圖28的翻轉(zhuǎn)免疫存儲(chǔ)單元中簡(jiǎn)要示出。包含PMO縱鎖存器P3 . P8的6晶體管電路P5 .P8被添加到標(biāo)準(zhǔn)6晶體管CMO赤儲(chǔ)單元。從鎖存器可以在寫(xiě)訪問(wèn)周期結(jié)束時(shí)通過(guò)主單元寫(xiě) 入。當(dāng)不活動(dòng)時(shí)，時(shí)鐘信號(hào) CK通過(guò)

8、將晶體管P5和P6的公共漏極端子連接到接地來(lái)驗(yàn)證用 于冗余數(shù)據(jù)保持的從鎖存器的操作（即，當(dāng)存儲(chǔ)器單元未被訪問(wèn)時(shí)）。晶體管P3-P4動(dòng)作作為到主存儲(chǔ)鎖存器的狀態(tài)恢復(fù)反饋電路。PMOS從鎖存器的使用避免了在其內(nèi)部節(jié)點(diǎn)處產(chǎn)生負(fù)的翻轉(zhuǎn)脈沖，因?yàn)槠鋬H具有VDD參考的反向偏置（即，敏感）漏極結(jié)。由在其一個(gè)節(jié)點(diǎn)處的粒子撞擊引起的正的翻轉(zhuǎn)脈沖不會(huì)恢復(fù)鎖存器的邏輯狀態(tài)，因?yàn)樗枞私徊骜詈戏答侂娐钒譖 PMOS!體管，從而節(jié)省了相對(duì)節(jié)點(diǎn)處的邏輯狀態(tài)。反饋回路晶體管P3-P4在發(fā)生翻轉(zhuǎn)瞬變時(shí)加強(qiáng)主存儲(chǔ)單元的邏輯狀態(tài)，并且不會(huì)傳播在從鎖存器上產(chǎn)生的正脈沖，從而確保對(duì)翻轉(zhuǎn)的免疫。由于相同的原因，主鎖存器中（即， P1

9、或P2晶體管的漏極上）的正向翻轉(zhuǎn)脈沖將不通 過(guò)晶體管P5-P6傳播到從鎖存器。如果晶體管P5和P6與P7和P8相比較弱，發(fā)生在晶體管 N1 . N4 的漏極上的負(fù)翻轉(zhuǎn)脈沖將不會(huì)傳播通過(guò)P5-P6晶體管以恢復(fù)從單元。對(duì)晶體管尺寸比的相應(yīng)約束為了實(shí)現(xiàn)擾動(dòng)免疫可以寫(xiě)為W（P7fP8） W（P5.P6）這不僅必須確保電源電壓，溫度和統(tǒng)計(jì)過(guò)程參數(shù)的最壞情況變化，而且還確?？倓┝繉?duì)晶體管參數(shù)的影響。圖 2中的電路，由于使用 PMOSE相器鎖存器和時(shí)鐘線的高電流負(fù)載而 對(duì)存儲(chǔ)器單元增加顯著的功率耗散，因此影響單元存取時(shí)間。由于PMO辱口 NMO頷存器顯著增加功率耗散并引入降低的邏輯電平，所以在我們開(kāi)發(fā)設(shè)計(jì)翻

10、轉(zhuǎn)加固中將不考慮它們的使用。還將避免使用比例反相器來(lái)避免翻轉(zhuǎn)脈沖傳播的技術(shù)，因?yàn)樗鼈兛赡苡捎诶鄯e的總劑量效應(yīng)逐漸地減弱抗擾性，擾亂傳播。翻轉(zhuǎn)加固單元設(shè)計(jì)將完全依賴于單個(gè)晶體管反饋回路，使用創(chuàng)新的鎖存架構(gòu)。3、雙聯(lián)互鎖存儲(chǔ)單元使用新的4節(jié)點(diǎn)冗余結(jié)構(gòu)的新的翻轉(zhuǎn)免疫存儲(chǔ)單元設(shè)計(jì)如圖3所示。 它采用兩個(gè)常規(guī)交叉耦合（水平）反相器鎖存結(jié)構(gòu) No-P1和N2-P3,通過(guò)雙向反饋（垂直）反相器 NI-P2和 N3-Po連接。 四個(gè)節(jié)點(diǎn)X 0 . X 3使用傳輸門(mén)用于寫(xiě)入或讀取操作將數(shù)據(jù)存儲(chǔ)為同時(shí)訪問(wèn)的兩對(duì)互補(bǔ)值 （即，1010或0101）。該結(jié)構(gòu)動(dòng)態(tài)地實(shí)現(xiàn)圖 1中的通用原理圖的原理。它依賴于雙節(jié)點(diǎn)反饋控制的

11、附加原理，以實(shí)現(xiàn)對(duì)擾動(dòng)的免疫。這意味著該單元的四個(gè)節(jié)點(diǎn)中的每一個(gè)的邏輯狀態(tài)由位于相對(duì)對(duì)角線上的兩個(gè)相鄰節(jié) 點(diǎn)控制。每個(gè)對(duì)角線上的兩個(gè)節(jié)點(diǎn)不直接依賴于另一個(gè)，它們的狀態(tài)由另一個(gè)對(duì)角線的兩個(gè)節(jié)點(diǎn)控制。節(jié)點(diǎn) Xi （i = 0 . 3）控制對(duì)角線上的兩個(gè)互補(bǔ)節(jié)點(diǎn)Xi- 1 ，和Xi + 1 ,這里下標(biāo)被認(rèn)為是模 4數(shù)。這通過(guò)使用通過(guò) Ni- 1和Pi + 1晶體管的單晶體管，互補(bǔ)反饋控制連接來(lái)完成。在圖3中的示意圖中表示的反相器符號(hào)。實(shí)際上是P型或N型晶體管，如由相應(yīng)的索引字母標(biāo)記的。它們形成兩個(gè)相反的反饋環(huán)路，順時(shí)針P晶體管環(huán)路，P 0 . P3,以及逆時(shí)針N晶體管環(huán)路，N 3 . No 。如果我

12、們將邏輯狀態(tài) O視為x 0 -x 3 = 010 1,由晶體管No-P1和N2-P3形成的水平反相器環(huán)路導(dǎo)通，形成在它們的節(jié)點(diǎn)處存儲(chǔ)相同數(shù)據(jù)的 兩個(gè)鎖存器Xo-X1和X2-X3。垂直反相器的晶體管對(duì) N1-P2和N3-Po被阻斷。它們執(zhí)行反饋 互鎖功能，將兩個(gè)水平鎖存器彼此隔離。對(duì)于邏輯狀態(tài)1 , x 0 . x 3 = 1O 1 0,并且垂直反相器對(duì)N 1 - P2.N 3-P 0導(dǎo)通，執(zhí)行鎖存功能。水平晶體管對(duì)No-P1, N2-P3被阻斷并執(zhí)行反饋互鎖功能，將兩個(gè)垂直鎖存器彼此隔離。Fig. 3. Principle of the dual inter ockcd storage cel

13、l在任意選擇的敏感節(jié)點(diǎn)Xi (i = Q . 3 )處的負(fù)翻轉(zhuǎn)脈沖將可能通過(guò)P晶體管反饋PI+ 1在節(jié)點(diǎn)Xi+1處引起正脈沖擾動(dòng)。然而，它不能影響存儲(chǔ)在節(jié)點(diǎn)Xi-1處的相同邏輯狀態(tài)，因?yàn)榉答伨w管 N i-1將被節(jié)點(diǎn)X i處的負(fù)翻轉(zhuǎn)脈沖阻塞。在節(jié)點(diǎn)X i + 1 處的傳播的正擾動(dòng)將不會(huì)進(jìn)一步通過(guò)晶體管P1 + 2傳輸。 節(jié)點(diǎn)Xi-1 , Xi + 2因此被隔離并且保持它們的邏輯狀態(tài)不受影響。因此，邏輯改變僅在兩個(gè)節(jié)點(diǎn)X i , X i + 1被暫時(shí)地引發(fā)。由于通過(guò)晶體管Pi和Ni +1的其它兩個(gè)節(jié)點(diǎn) Xi-1 , Xi+2確保的狀態(tài)增強(qiáng)反饋，在擾動(dòng)瞬變之 后移除該擾動(dòng)?？梢詫?duì)節(jié)點(diǎn)X i處的正瞬

14、態(tài)翻轉(zhuǎn)脈沖進(jìn)行類(lèi)似的分析。節(jié)點(diǎn)Xi處的正擾動(dòng)將通過(guò)晶體管Ni-1影響節(jié)點(diǎn)X i-1 。節(jié)點(diǎn)X1 + 1 , , xi + 2將電容性地保存它們的狀態(tài)，并且將通過(guò)晶體管Ni和pi + 1在兩個(gè)擾動(dòng)節(jié)點(diǎn)處恢復(fù)正確的邏輯狀態(tài)。DICE存儲(chǔ)單元的晶體管級(jí)示意圖如圖4所示。Fig. 4. The DICE Memory Cell應(yīng)當(dāng)注意，如果存儲(chǔ)相同邏輯狀態(tài)的單元（即，節(jié)點(diǎn) X 0 - X2或節(jié)點(diǎn)X 1 -X 3 ）的兩 個(gè)同時(shí)敏感的節(jié)點(diǎn)可能由于單個(gè)粒子撞擊的影響而被翻轉(zhuǎn)，免疫力喪失并且單元翻轉(zhuǎn)。如果由同時(shí)敏感的節(jié)點(diǎn)對(duì)占據(jù)的晶體管漏極區(qū)域在單元的布局上隔開(kāi)，則可以使該事件發(fā)生的概率非常低，使得不能在兩個(gè)

15、節(jié)點(diǎn)處同時(shí)收集臨界電荷量以使單元翻轉(zhuǎn)。這種分析正式表明，無(wú)論是在擾動(dòng)節(jié)點(diǎn)收集的電荷，單元恢復(fù)其初始狀態(tài)。電模擬也用于說(shuō)明這種情況。它們表明恢復(fù)過(guò)程非?？欤ㄟh(yuǎn)小于1us）。這是因?yàn)榛謴?fù)反饋功能嵌入在鎖存器結(jié)構(gòu)中，而不需要添加過(guò)大的反饋晶體管。該反饋在存儲(chǔ)單元的空閑狀態(tài)和讀/寫(xiě)操作期間都是有效的。通過(guò)雙節(jié)點(diǎn)反饋互連的附加金屬線布線僅將小的增加添加到單元節(jié)點(diǎn)電 容。它們對(duì)電路性能和恢復(fù)時(shí)間的影響的估計(jì)已經(jīng)在SRAM1型上使用來(lái)自 AMS勺1.2um,兩個(gè)金屬線CMOS / epi工藝來(lái)進(jìn)行。添加的金屬線對(duì)延遲的貢獻(xiàn)小于3%。圖5和圖6所示的spice模擬結(jié)果。示出了在 50mA|i幅，50Ps上升時(shí)

16、間和200Ps衰減時(shí)間的正和負(fù)三角 形翻轉(zhuǎn)脈沖的四個(gè)單元節(jié)點(diǎn)處的信號(hào)波形。在節(jié)點(diǎn)處注入的等效電荷為5pCo4、存儲(chǔ)陣列配置先前在圖4中描述和呈現(xiàn)的12晶體管DICE存儲(chǔ)器單元實(shí)現(xiàn)。與標(biāo)準(zhǔn)6晶體管靜態(tài)RAM 單元相比具有接近 loo %的面積開(kāi)銷(xiāo)。它沒(méi)有靜態(tài)功耗，但是需要增加字線驅(qū)動(dòng)能力，因此動(dòng)態(tài)功耗的增加很小。需要額外的設(shè)計(jì)更改來(lái)適應(yīng)字線布線，寫(xiě)緩沖器驅(qū)動(dòng)能力和列傳輸柵極寬度以滿足增加的負(fù)載要求。當(dāng)在具有三個(gè)金屬層和堆疊觸點(diǎn)（如通常用于復(fù)雜亞微米設(shè)計(jì)的那些）的高互連密度技術(shù)中實(shí)現(xiàn)時(shí)，單元內(nèi)添加的連接性將占據(jù)顯著較低的面積， 并且開(kāi)銷(xiāo)可以降低接近70%。這通過(guò)保持最小并因此減小外部互連的面積來(lái)獲

17、得。這個(gè)成本數(shù)據(jù)是完全可接受的，以便獲得對(duì)翻轉(zhuǎn)的完全免疫。由于其在現(xiàn)有RA榔構(gòu)中的簡(jiǎn)單和可靠的實(shí)現(xiàn)，可以獲得顯著的成本節(jié)約。在存儲(chǔ)器列 中的兩個(gè)相鄰 CMOS5RAMB元標(biāo)準(zhǔn)，現(xiàn)有設(shè)計(jì)可以通過(guò)簡(jiǎn)單地重新布線內(nèi)部反饋互連而直接 轉(zhuǎn)換為DICE單元，而不改變晶體管尺寸。使用這種技術(shù)，我們?cè)诤芏痰臅r(shí)間內(nèi)將嵌入式SRAM塊設(shè)計(jì)車(chē)t換為DICE單元結(jié)構(gòu)。所獲得的存儲(chǔ)器陣列的動(dòng)態(tài)性能不受改變的影響，條件是將使用至少雙電流能力來(lái)驅(qū)動(dòng)DICE字線。使用在兩個(gè)預(yù)先存在的字線驅(qū)動(dòng)器的面積約束內(nèi)安裝的增強(qiáng)的字線驅(qū)動(dòng)器，這是容易可行的。對(duì)于其他改變需要解碼器邏輯，以便將其尋址空間減半并且增強(qiáng)字線驅(qū)動(dòng)器的驅(qū)動(dòng)能力。一個(gè)

18、簡(jiǎn)單可靠的解碼器已經(jīng)開(kāi)發(fā)了基于LSB地址輸入抑制的轉(zhuǎn)換算法。1Kx8 SRAM電路原型設(shè)計(jì)采用 1.2um雙金屬CMOS / epi技術(shù)。與單單元布局的面積比 較可以在圖7中看到。DICE單元面積為980d m2,所涉及的開(kāi)銷(xiāo)為91%。原型已經(jīng)加工， 將用不同能量的顆粒進(jìn)行硬度評(píng)估測(cè)試。它還將使用高能量脈沖激光激發(fā)來(lái)激勵(lì)。5、DICE鎖存設(shè)計(jì)使用DICE存儲(chǔ)單元的緊湊鎖存器配置在圖8中示出。它可以用作邊沿觸發(fā)的觸發(fā)器電路中的主部分和從部分，允許優(yōu)化其工作速度，功耗和硅面積。鎖存電路使用弱反饋反相器N1-P1, N3-P3以減少動(dòng)態(tài)功率耗散和開(kāi)關(guān)速度降級(jí)，并且可以在應(yīng)用中通過(guò)輸入和輸出 緩沖器互連。或者，鐘控反相器可用于進(jìn)一步降低功耗。時(shí)鐘反相器鎖存器配置如圖9所示。Fig. & Transrnifiion gJite latch circuit using the DICE cellFig. F Clocked inverter 1 atch circuit using the DICE cell6、總結(jié)提出了一種新的翻轉(zhuǎn)免疫存儲(chǔ)單元設(shè)計(jì)