集成電路設(shè)計(jì)課件：2 verilog語(yǔ)法與硬件電路

1、集成電路設(shè)計(jì)第2章可綜合代碼的編寫(xiě)標(biāo)準(zhǔn)（1）把設(shè)計(jì)分割成較小的功能塊，每塊用行為風(fēng)格設(shè)計(jì)。除設(shè)計(jì)中對(duì)速度響應(yīng)要求比較臨界的部分外，都應(yīng)避免門(mén)級(jí)描述。（2）建立一個(gè)好的時(shí)鐘策略（如單時(shí)鐘、多相位時(shí)鐘，經(jīng)過(guò)門(mén)產(chǎn)生的時(shí)鐘、多時(shí)鐘域等）。保證源代碼中時(shí)鐘和復(fù)位信號(hào)是干凈的（即不是由組合邏輯或沒(méi)有考慮到的門(mén)產(chǎn)生的）。（3）建立一個(gè)好的測(cè)試策略，使所有觸發(fā)器都是可復(fù)位的，使測(cè)試能通過(guò)外部管腳進(jìn)行，又沒(méi)有冗余的功能。（4）所有源代碼都必須遵守并符合在always塊語(yǔ)句的4種可綜合標(biāo)準(zhǔn)模板之一。（5）描述組合和鎖存邏輯的always塊，必須在always塊開(kāi)頭的控制事件列表中列出所有的輸入信號(hào)?？删C合代碼的編

2、寫(xiě)標(biāo)準(zhǔn)（6）描述組合邏輯的always塊，一定不能有不完全賦值，即所有輸出變量必須被各輸入值的組合值賦值，不能有例外。（7）描述組合和鎖存邏輯的always塊一定不能包含反饋，即在always塊中已被定義為輸出的寄存器變量絕對(duì)不能再在該always塊中讀進(jìn)來(lái)作為輸入信號(hào)。（8）時(shí)鐘沿觸發(fā)的always塊必須是單時(shí)鐘的，且任何異步控制輸入（通常是復(fù)位或置位信號(hào)）必須在控制事件列表中列出。 例：always (posedge clk or negedge set or negedge reset)（9）避免生成不想要的鎖存器。在無(wú)時(shí)鐘的always塊中，若有的輸出變量被賦了某個(gè)信號(hào)變量值，而該信號(hào)

3、變量并未在該always塊的電平敏感控制事件中列出，則會(huì)在綜合中生成不想要的鎖存器。可綜合代碼的編寫(xiě)標(biāo)準(zhǔn)（10）避免生成不想要的觸發(fā)器。在時(shí)鐘沿觸發(fā)的always塊中，如果用非阻塞賦值語(yǔ)句對(duì)reg型變量賦值；或者當(dāng)reg型變量經(jīng)過(guò)多次循環(huán)其值仍保持不變，則會(huì)在綜合中生成觸發(fā)器。用reg型變量生成觸發(fā)器舉例： module rw2( clk, d, out1)； input clk, d； output out1； reg out1； always (posedge clk) /沿觸發(fā) out1 = d ; endmodule 非阻塞賦值語(yǔ)句dclkout1D QDFF可綜合代碼的編寫(xiě)標(biāo)準(zhǔn)若不想

4、生成觸發(fā)器，而是希望用reg型變量生成組合邏輯，則應(yīng)使用電平觸發(fā)： module rw2( clk, d, out1)； input clk, d； output out1； reg out1； always (d) /電平觸發(fā) out1 = d ; endmodule dout1BUFF可綜合代碼的編寫(xiě)標(biāo)準(zhǔn)（11）所有內(nèi)部狀態(tài)寄存器必須是可復(fù)位的，這是為了使RTL級(jí)和門(mén)級(jí)描述能夠被復(fù)位成同一個(gè)已知的狀態(tài)，以便進(jìn)行門(mén)級(jí)邏輯驗(yàn)證。（12）對(duì)存在無(wú)效狀態(tài)的有限狀態(tài)機(jī)和其他時(shí)序電路（如4位十進(jìn)制計(jì)數(shù)器有6個(gè)無(wú)效狀態(tài)），必須明確描述所有的2的N次冪種狀態(tài)下的行為（包括無(wú)效狀態(tài)），才能綜合出安全可靠的狀

5、態(tài)機(jī)。（13）一般地，在賦值語(yǔ)句中不能使用延遲，否則是不可綜合的。（14）不要使用integer型和time型寄存器，否則將分別綜合成32位和64位的總線。（15）仔細(xì)檢查代碼中使用動(dòng)態(tài)指針（如用指針或地址變量檢索的位選擇或存儲(chǔ)單元）、循環(huán)聲明或算術(shù)運(yùn)算部分，因?yàn)檫@類代碼在綜合后會(huì)生成大量的門(mén)，且難以優(yōu)化。常量在程序運(yùn)行過(guò)程中，其值不能被改變的量，稱為常量。數(shù)字（包括整數(shù)，x和z值，負(fù)數(shù)）parameter常量（或稱符號(hào)常量）表 達(dá) 方 式說(shuō) 明 舉 例 完整的表達(dá)方式8b11000101或8 h5b 缺省位寬，則位寬由機(jī)器系統(tǒng)決定，至少32位hc5缺省進(jìn)制為十進(jìn)制，位寬默認(rèn)為32位197（1

6、）整數(shù)型常量（即整常數(shù)）的4種進(jìn)制表示形式：二進(jìn)制整數(shù)（b或B）；十進(jìn)制整數(shù)（d或D）；十六進(jìn)制整數(shù)（h或H）；八進(jìn)制整數(shù)（o或O）。常量（2）x和z值x表示不定值，z表示高阻值；8b1001xxxx或8 h9x8b1010zzzz或8 haz每個(gè)字符代表的二進(jìn)制數(shù)的寬度取決于所用的進(jìn)制；當(dāng)用二進(jìn)制表示時(shí)，已標(biāo)明位寬的數(shù)若用x或z表示某些位，則只有在最左邊的x或z具有擴(kuò)展性！為清晰可見(jiàn)，最好直接寫(xiě)出每一位的值！例8bzx = 8bzzzz_zzzx 例8b1x = 8b0000_001x“？”是z的另一種表示符號(hào)，建議在case語(yǔ)句中使用？表示高阻態(tài)z例 casez (select) 4b?1

7、: out = a; 4b?1?: out = b; 4b?1?: out = c; 4b1?: out = d; endcase常量（3）負(fù)數(shù)在位寬前加一個(gè)減號(hào)，即表示負(fù)數(shù)如：-8d5 /5的補(bǔ)數(shù)，= 8b11111011減號(hào)不能放在位寬與進(jìn)制之間，也不能放在進(jìn)制與數(shù)字之間！8 d-5 /非法格式為提高可讀性，在較長(zhǎng)的數(shù)字之間可用下劃線_隔開(kāi)！但不可以用在和之間。 如：16b1010_1011_1100_1111 /合法 8b_0011_1010 /非法當(dāng)常量未指明位寬時(shí)，默認(rèn)為32位。10 = 32d10 = 32b1010-1 = -32d1 = 32b11111111 = 32hFFF

8、FFFFF常量（4）parameter常量（符號(hào)常量）用parameter來(lái)定義一個(gè)標(biāo)識(shí)符，代表一個(gè)常量稱為符號(hào)常量。參數(shù)型數(shù)據(jù)的確認(rèn)符parameter 參數(shù)名1 = 表達(dá)式,參數(shù)名2 = 表達(dá)式, ；每個(gè)賦值語(yǔ)句的右邊必須為常數(shù)表達(dá)式，即只能包含數(shù)字或先前定義過(guò)的符號(hào)常量！ parameter addrwidth = 16； /合法格式 parameter addrwidth = datawidth*2； /非法格式常用參數(shù)來(lái)定義延遲時(shí)間和變量寬度?？捎米址硎镜娜魏蔚胤?都可以用定義的參數(shù)來(lái)代替。參數(shù)是本地的，其定義只在本模塊內(nèi)有效。在模塊或?qū)嵗脮r(shí)，可通過(guò)參數(shù)傳遞改變?cè)诒灰媚K或

9、實(shí)例中已定義的參數(shù)！賦值語(yǔ)句表格式變量在程序運(yùn)行過(guò)程中，其值可以改變的量，稱為變量其數(shù)據(jù)類型有19種，常用的有3種：網(wǎng)絡(luò)型（nets type）寄存器型（register type ）數(shù)組（memory type）定義輸出始終隨輸入的變化而變化的變量。 表示結(jié)構(gòu)實(shí)體（如門(mén)）之間的物理連接。常用nets型變量：wire，tri：連線類型（兩者功能一致）wor，trior：具有線或特性的連線（兩者功能一致）wand，triand：具有線與特性的連線（兩者功能一致）tri1，tri0：上拉電阻和下拉電阻supply1，supply0：電源（邏輯1）和地（邏輯0）nets型變量不能儲(chǔ)存值！1. net

10、s型變量變量wire型變量最常用的nets型變量，常用來(lái)表示以assign語(yǔ)句賦值的組合邏輯信號(hào)。模塊中的輸入/輸出信號(hào)類型缺省為wire型?？捎米鋈魏畏匠淌降妮斎?，或“assign”語(yǔ)句和實(shí)例元件的輸出。wire 數(shù)據(jù)名1,數(shù)據(jù)名2, ,數(shù)據(jù)名n;wiren-1:0 數(shù)據(jù)名1,數(shù)據(jù)名2, ,數(shù)據(jù)名m;或 wiren:1 數(shù)據(jù)名1,數(shù)據(jù)名2, ,數(shù)據(jù)名m;每條總線位寬為n共有m條總線wire型向量（總線）格式變量定義對(duì)應(yīng)具有狀態(tài)保持作用的電路元件（如觸發(fā)器、寄存器等）,常用來(lái)表示過(guò)程塊語(yǔ)句（如initial，always，task，function）內(nèi)的指定信號(hào) 。常用register型變量：

11、reg：常代表觸發(fā)器integer：32位帶符號(hào)整數(shù)型變量real：64位帶符號(hào)實(shí)數(shù)型變量time：無(wú)符號(hào)時(shí)間變量純數(shù)學(xué)的抽象描述2. register型變量變量reg型變量定義在過(guò)程塊中被賦值的信號(hào)，往往代表觸發(fā)器，但不一定就是觸發(fā)器（也可以是組合邏輯信號(hào)）！reg 數(shù)據(jù)名1,數(shù)據(jù)名2, ,數(shù)據(jù)名n;regn-1:0 數(shù)據(jù)名1,數(shù)據(jù)名2, ,數(shù)據(jù)名m;或 regn:1 數(shù)據(jù)名1,數(shù)據(jù)名2, ,數(shù)據(jù)名m;每個(gè)向量位寬為n共有m個(gè)reg型向量例 reg4:1 regc,regd; /regc,regd為4位寬的reg型向量reg型向量（總線）格式變量用reg型變量生成組合邏輯舉例： module

12、 rw1( a, b, out1, out2 ) ； input a, b； output out1, out2； reg out1； wire out2； assign out2 = a ； always (b) out1 = b；endmoduleaout2BUFFbINVout1過(guò)程賦值語(yǔ)句連續(xù)賦值語(yǔ)句電平觸發(fā)Verilog中reg與wire的區(qū)別reg型變量既可生成觸發(fā)器，也可生成組合邏輯； wire型變量只能生成組合邏輯。變量用reg型變量生成觸發(fā)器舉例： module rw2( clk, d, out1, out2 )； input clk, d； output out1, out

13、2； reg out1； wire out2； assign out2 = d & out1 ; always (posedge clk) begin out1 b)&(bc) 可簡(jiǎn)寫(xiě)為： ab & bc （a= =b)|(x= = y)可簡(jiǎn)寫(xiě)為： a= =b|x= = y （!a)|(ab)可簡(jiǎn)寫(xiě)為： !a|ab為提高程序的可讀性，明確表達(dá)各運(yùn)算符之間的優(yōu)先關(guān)系，建議使用括號(hào)！運(yùn)算符三、位運(yùn)算符位運(yùn)算符說(shuō)明 &|，按位取反按位與按位或按位異或按位同或雙目運(yùn)算符單目運(yùn)算符位運(yùn)算其結(jié)果與操作數(shù)位數(shù)相同。位運(yùn)算符中的雙目運(yùn)算符要求對(duì)兩個(gè)操作數(shù)的相應(yīng)位逐位進(jìn)行運(yùn)算。兩個(gè)不同長(zhǎng)度的操作數(shù)進(jìn)行位運(yùn)算時(shí)，

14、將自動(dòng)按右端對(duì)齊，位數(shù)少的操作數(shù)會(huì)在高位用0補(bǔ)齊。 例 若A = 5b11001，B = 3b101， 則A & B = （5b11001）&（5b00101）= 5b00001 運(yùn)算符例 &運(yùn)算符和&（按位與）的區(qū)別&運(yùn)算的結(jié)果為1位的邏輯值注意&和&的區(qū)別！被認(rèn)為是 1b1被認(rèn)為是 1bx邏輯與結(jié)果為 1bx運(yùn)算符四、關(guān)系運(yùn)算符關(guān)系運(yùn)算符說(shuō)明= 小于小于或等于大于大于或等于雙目運(yùn)算符括號(hào)內(nèi)先運(yùn)算！算術(shù)運(yùn)算先運(yùn)算！運(yùn)算結(jié)果為1位的邏輯值1或0或x。關(guān)系運(yùn)算時(shí)，若關(guān)系為真，則返回值為1；若聲明的關(guān)系為假，則返回值為0；若某操作數(shù)為不定值x，則返回值為x。所有的關(guān)系運(yùn)算符優(yōu)先級(jí)別相同。關(guān)系運(yùn)算符

15、的優(yōu)先級(jí)低于算術(shù)運(yùn)算符。例 asize - 1等同于： a(size - 1) size -（1a）不等同于： size-1 n 或 A3 = 4b0001； 4b10014 = 4b0000 4b10011 = 5b10010； 4b10012 = 6b100100； 16 = 32b1000000將操作數(shù)右移或左移n位，相當(dāng)于將操作數(shù)除以或乘以2n。右移位數(shù)不變，但右移的數(shù)據(jù)會(huì)丟失！運(yùn)算符八、條件運(yùn)算符三目運(yùn)算符in1outMUXin0sel信號(hào) = 條件？表達(dá)式1：表達(dá)式2條件運(yùn)算符為？：用法：例 數(shù)據(jù)選擇器assign out = sel? in1:in0；當(dāng)條件為真，信號(hào)取表達(dá)式1的

16、值；為假，則取表達(dá)式2的值。sel=1時(shí)out=in1； sel=0時(shí)out=in0運(yùn)算符九、位拼接運(yùn)算符位拼接運(yùn)算符為 用于將兩個(gè)或多個(gè)信號(hào)的某些位拼接起來(lái)，表示一個(gè)整體信號(hào)。用法：信號(hào)1的某幾位，信號(hào)2的某幾位，信號(hào)n的某幾位例如在進(jìn)行加法運(yùn)算時(shí)，可將進(jìn)位輸出與和拼接在一起使用。例1 output 3:0 sum; /和 output cout; /進(jìn)位輸出 input3:0 ina,inb; input cin; assign cout,sum = ina + inb +cin；/進(jìn)位與和拼接在一起例2 a,b3:0,w,3b101 = a,b3,b2,b1,b0,w,1b1,1b0,1

17、b1運(yùn)算符可用重復(fù)法簡(jiǎn)化表達(dá)式，如：4w /等同于w,w,w,w還可用嵌套方式簡(jiǎn)化書(shū)寫(xiě)，如： b,3a,b /等同于b,a,b,a,b,a,b，也等同于b,a,b,a,b,a,b用于表示重復(fù)的表達(dá)式必須為常數(shù)表達(dá)式！在位拼接表達(dá)式中，不允許存在沒(méi)有指明位數(shù)的信號(hào)，必須指明信號(hào)的位數(shù)；若未指明，則默認(rèn)為32位的二進(jìn)制數(shù)！如1,0 = 64h00000001_00000000， 注意1,0不等于2b10運(yùn)算符十、運(yùn)算符的優(yōu)先級(jí)類 別運(yùn) 算 符優(yōu)先級(jí)邏輯、位運(yùn)算符! 高低算術(shù)運(yùn)算符* / % 移位運(yùn)算符關(guān)系運(yùn)算符 =等式運(yùn)算符= = ! = = !=縮減、位運(yùn)算符& & | |邏輯運(yùn)算符&|條件運(yùn)算

18、符？：運(yùn)算符的優(yōu)先級(jí)為提高程序的可讀性，建議使用括號(hào)來(lái)控制運(yùn)算的優(yōu)先級(jí)！例（ab)&(bc) （a= =b)|(x= = y) （!a)|(ab)賦值語(yǔ)句一、賦值語(yǔ)句分為兩類：（1）連續(xù)賦值語(yǔ)句assign語(yǔ)句，用于對(duì)wire型變量賦值，是描述組合邏輯最常用的方法之一。 例 assign c=a&b; /a、b、c均為wire型變量（2）過(guò)程賦值語(yǔ)句用于對(duì)reg型變量賦值，有兩種方式：非阻塞（non-blocking)賦值方式： 賦值符號(hào)為=，如 b = a ； 阻塞（blocking)賦值方式： 賦值符號(hào)為=，如 b = a ； 賦值語(yǔ)句二、非阻塞賦值與阻塞賦值的區(qū)別1. 非阻塞賦值方式 a

19、lways (posedge clk) begin b = a ; c = b; endclkDFFcD QD QabDFF非阻塞賦值在塊結(jié)束時(shí)才完成賦值操作！注：c的值比b的值落后一個(gè)時(shí)鐘周期！賦值語(yǔ)句2. 阻塞賦值方式 always (posedge clk) begin b = a ; c = b; end阻塞賦值在該語(yǔ)句結(jié)束時(shí)就完成賦值操作！clkDFFcD Qab注：在一個(gè)塊語(yǔ)句中，如果有多條阻塞賦值語(yǔ)句，在前面的賦值語(yǔ)句沒(méi)有完成之前，后面的語(yǔ)句就不能被執(zhí)行，就像被阻塞了一樣，因此稱為阻塞賦值方式。 這里c的值與b的值一樣 ！賦值語(yǔ)句非阻塞（non-blocking)賦值方式 ( b

20、= a)：b的值被賦成新值a的操作, 并不是立刻完成的，而是在塊結(jié)束時(shí)才完成；塊內(nèi)的多條賦值語(yǔ)句在塊結(jié)束時(shí)同時(shí)賦值；硬件有對(duì)應(yīng)的電路。阻塞（blocking)賦值方式 ( b = a)：b的值立刻被賦成新值a；完成該賦值語(yǔ)句后才能執(zhí)行下一句的操作；硬件沒(méi)有對(duì)應(yīng)的電路，因而綜合結(jié)果未知。非阻塞賦值與阻塞賦值方式的主要區(qū)別建議在初學(xué)時(shí)只使用一種方式，不要混用！建議在可綜合風(fēng)格的模塊中使用非阻塞賦值！條件語(yǔ)句一、if-else語(yǔ)句判定所給條件是否滿足，根據(jù)判定的結(jié)果（真或假）決定執(zhí)行給出的兩種操作之一。if-else語(yǔ)句有3種形式其中“表達(dá)式”為邏輯表達(dá)式或關(guān)系表達(dá)式，或一位的變量。若表達(dá)式的值為0

21、、或z，則判定的結(jié)果為“假”；若為1，則結(jié)果為“真”。語(yǔ)句可為單句，也可為多句；多句時(shí)一定要用“begin_end”語(yǔ)句括起來(lái)，形成一個(gè)復(fù)合塊語(yǔ)句。對(duì)于每個(gè)判定只有兩個(gè)分支條件語(yǔ)句分為兩種：if-else語(yǔ)句和case語(yǔ)句；它們都是順序語(yǔ)句，應(yīng)放在“always”塊內(nèi)！賦值語(yǔ)句允許一定形式的表達(dá)式簡(jiǎn)寫(xiě)方式，如：if(expression) 等同于if(expression = = 1) if(！expression) 等同于if(expression ！= 1) if（表達(dá)式） 語(yǔ)句1；if（表達(dá)式1） 語(yǔ)句1；else 語(yǔ)句2；if（表達(dá)式1） 語(yǔ)句1；else if（表達(dá)式2）語(yǔ)句2； e

22、lse if（表達(dá)式n）語(yǔ)句n；方式1：方式2：方式3：適于對(duì)不同的條件，執(zhí)行不同的語(yǔ)句賦值語(yǔ)句if語(yǔ)句可以嵌套；若if與else的數(shù)目不一樣，注意用“begin_end”語(yǔ)句來(lái)確定if與else的配對(duì)關(guān)系！if（表達(dá)式1） if（表達(dá)式2）語(yǔ)句1； else 語(yǔ)句2；else if（表達(dá)式3）語(yǔ)句3； else 語(yǔ)句4；if（表達(dá)式1） begin if（表達(dá)式2）語(yǔ)句1； endelse 語(yǔ)句2；當(dāng)if與else的數(shù)目不一樣時(shí)，最好用“begin_end”語(yǔ)句將單獨(dú)的if語(yǔ)句括起來(lái)：if語(yǔ)句的嵌套：賦值語(yǔ)句例 模為60的BCD碼加法計(jì)數(shù)器counter60.valways塊語(yǔ)句和assig

23、n語(yǔ)句是并行執(zhí)行的！在always塊內(nèi)的語(yǔ)句是順序執(zhí)行的！賦值語(yǔ)句注意：if (reset) else if (load) else if (cin) 不要寫(xiě)成3個(gè)并列的if語(yǔ)句： if (reset) if (load) if (cin)因?yàn)檫@樣寫(xiě)則是同時(shí)對(duì)3個(gè)信號(hào)reset、load和cin進(jìn)行判斷，現(xiàn)實(shí)中很可能出現(xiàn)三者同時(shí)為“1”的情況，即3個(gè)條件同時(shí)滿足，則應(yīng)該同時(shí)執(zhí)行它們對(duì)應(yīng)的執(zhí)行語(yǔ)句，但3條執(zhí)行語(yǔ)句是對(duì)同一個(gè)信號(hào)qout賦不同的值，顯然相互矛盾。故編譯時(shí)會(huì)報(bào)錯(cuò)！賦值語(yǔ)句置數(shù)進(jìn)位輸出當(dāng)cin=1則加1計(jì)數(shù)cin為來(lái)自下一級(jí)計(jì)數(shù)器的進(jìn)位always與assign語(yǔ)句是并行執(zhí)行的！賦值語(yǔ)

24、句二、case語(yǔ)句多分支語(yǔ)句case（敏感表達(dá)式） 值1：語(yǔ)句1； 值2：語(yǔ)句2； 值n：語(yǔ)句n； default: 語(yǔ)句n+1；endcase1. case語(yǔ)句當(dāng)敏感表達(dá)式取不同的值時(shí), 執(zhí)行不同的語(yǔ)句。功能：當(dāng)某個(gè)（控制）信號(hào)取不同的值時(shí)，給另一個(gè)（輸出）信號(hào)賦不同的值。常用于多條件譯碼電路（如譯碼器、數(shù)據(jù)選擇器、狀態(tài)機(jī)、微處理器的指令譯碼）！case語(yǔ)句有3種形式：case，casez，casex適于對(duì)同一個(gè)控制信號(hào)取不同的值時(shí)，輸出取不同的值！case語(yǔ)句與if-else語(yǔ)句有什么區(qū)別呢？賦值語(yǔ)句說(shuō)明：其中“敏感表達(dá)式”又稱為“控制表達(dá)式”，通常表示為控制信號(hào)的某些位。值1值n稱為分支

25、表達(dá)式，用控制信號(hào)的具體狀態(tài)值表示，因此又稱為常量表達(dá)式。default項(xiàng)可有可無(wú)，一個(gè)case語(yǔ)句里只能有一個(gè)default項(xiàng)!值1值n必須互不相同，否則矛盾。值1值n的位寬必須相等，且與控制表達(dá)式的位寬相同。賦值語(yǔ)句2. casez與casex語(yǔ)句是case語(yǔ)句的兩種變體在case語(yǔ)句中，分支表達(dá)式每一位的值都是確定的（或者為0，或者為1）；在casez語(yǔ)句中，若分支表達(dá)式某些位的值為高阻值z(mì)，則不考慮對(duì)這些位的比較；在casex語(yǔ)句中，若分支表達(dá)式某些位的值為z或不定值x，則不考慮對(duì)這些位的比較。在分支表達(dá)式中，可用“？”來(lái)標(biāo)識(shí)x或z。 賦值語(yǔ)句module mux_z(out,a,b,c,d,sele