數(shù)字電子線路基礎(chǔ)：3-3基于FPGA的數(shù)碼管顯示控制與LED點(diǎn)陣控制

1、3.3 基于FPGA的數(shù)碼管顯示控制與LED點(diǎn)陣控制實(shí)驗(yàn)?zāi)康?1)通過實(shí)驗(yàn)進(jìn)一步學(xué)習(xí)Quartus II軟件的使用方法。(2)通過實(shí)驗(yàn)學(xué)習(xí)數(shù)碼管顯示控制的基本原理。(3)通過實(shí)驗(yàn)學(xué)習(xí)LED點(diǎn)陣顯示控制的基本原理。實(shí)驗(yàn)儀器設(shè)備(1)FPGA開發(fā)實(shí)驗(yàn)箱。(2)數(shù)字萬用表。(3)電腦。預(yù)習(xí)(1)復(fù)習(xí)FPGA開發(fā)有關(guān)的流程。(2)復(fù)習(xí)Verilog HDL語言語法。(3)復(fù)習(xí)實(shí)驗(yàn)所用的相關(guān)原理。(4)按要求編寫實(shí)驗(yàn)中要求的硬件描述語言程序。實(shí)驗(yàn)原理(1)數(shù)碼管。數(shù)碼管是多個(gè)LED燈的集合，顯示譯碼器的輸入是二進(jìn)制數(shù)，輸出是對應(yīng)的十進(jìn)制的字符，因此譯碼器的輸出根據(jù)十進(jìn)制數(shù)的字符顯示效果來定義，顯示譯碼器

2、有配合共陰極和共陽極的區(qū)分，必須根據(jù)實(shí)際選用。(2)數(shù)碼管的動(dòng)態(tài)顯示。本實(shí)驗(yàn)為LED數(shù)碼管動(dòng)態(tài)顯示控制實(shí)驗(yàn)。LED動(dòng)態(tài)顯示是將所有相同的段碼線并接在一個(gè)I/O口上，共陰極端或共陽極端分別由相應(yīng)的I/O口線控制（本實(shí)驗(yàn)箱為共陽極）。由于每一位的段選線都在一個(gè)I/O口上，所以每送一個(gè)段選碼，所有的LED數(shù)碼管都顯示同一個(gè)字符，這種顯示器是不能用的。解決此問題的方法是利用人的視覺滯留，從段選線I/O口上按位次分別送顯示字符的段選碼，在位選控制口也按相應(yīng)的次序分別選通相應(yīng)的顯示位（共陰極送低電平，共陽極送高電平），選通位就顯示相應(yīng)字符，并保持幾毫秒的延時(shí)，未選通位不顯示字符（保持熄滅）。這樣，對各位顯

3、示就是一個(gè)循環(huán)過程。從計(jì)算機(jī)的工作來看，在一個(gè)瞬時(shí)只有一位顯示字符，而其它位都是熄滅的，但因?yàn)槿说囊曈X滯留，這種動(dòng)態(tài)變化是覺察不到的。從效果上看，各位顯示器能連續(xù)而穩(wěn)定地顯示不同的字符，這就是動(dòng)態(tài)顯示。(3)LED點(diǎn)陣。LED點(diǎn)陣顯示字符的原理和數(shù)碼管顯示原理相似。數(shù)碼管通過段選和位選來確定那個(gè)數(shù)碼管亮，再通過各個(gè)數(shù)碼管的不斷循環(huán)點(diǎn)亮，實(shí)現(xiàn)動(dòng)態(tài)顯示。點(diǎn)陣的顯示原理與之相近：點(diǎn)陣通過行選先確定哪一行可以被選通點(diǎn)亮，再通過列選確定所選行的哪幾個(gè)led可以被點(diǎn)亮，最后在時(shí)鐘電路的驅(qū)動(dòng)下不斷換行顯示，從而實(shí)現(xiàn)點(diǎn)陣的動(dòng)態(tài)顯示。實(shí)驗(yàn)內(nèi)容(1)數(shù)碼管驅(qū)動(dòng)顯示。新建工程，調(diào)試程序，分配引腳。將程序下載到實(shí)驗(yàn)箱

4、，并調(diào)試成功。初始代碼為數(shù)碼管依次顯示1到8修改實(shí)驗(yàn)代碼，使數(shù)碼管能夠顯示自己學(xué)號后8位。參考的器件引腳圖參考電路圖參考程序：module smg(clk,duan,wei);input clk;output 6:0duan;/數(shù)碼管段選output 7:0wei;/數(shù)碼管位選reg 6:0duan;reg 7:0wei;parameterseg0= 7h3f,/參數(shù)定義seg1= 7h06,seg2= 7h5b,seg3= 7h4f,seg4= 7h66,seg5= 7h6d,seg6= 7h7d,seg7= 7h07,seg8= 7h7f,seg9= 7h6f,sega= 7h77,seg

5、b= 7h7c,segc= 7h39,segd= 7h5e,sege= 7h79,segf= 7h71;reg 2:0cnt;/三位計(jì)數(shù)器always(posedge clk) begin/時(shí)鐘每上升一次，計(jì)數(shù)器加一cnt=cnt+1;endalways(posedge clk) begin/*時(shí)鐘每上升一次，數(shù)碼管亮一個(gè)，且每次亮的數(shù)碼管和顯示的數(shù)字都不同。當(dāng)時(shí)鐘頻率快到一定程度時(shí)，由于人眼的視覺滯留便出現(xiàn)了多個(gè)數(shù)碼管同時(shí)點(diǎn)亮的現(xiàn)象*/if(cnt=3b000)begin duan=seg1;wei=8b11111110;endelse if(cnt=3b001)begin duan=seg

6、2;wei=8b11111101;endelse if(cnt=3b010)begin duan=seg3;wei=8b11111011;endelse if(cnt=3b011)begin duan=seg4;wei=8b11110111;endelse if(cnt=3b100)begin duan=seg5;wei=8b11101111;endelse if(cnt=3b101)begin duan=seg6;wei=8b11011111;endelse if(cnt=3b110)begin duan=seg7;wei=8b10111111;endelse if(cnt=3b111)be

7、gin duan=seg8;wei=8b01111111;endelse ;endendmodule（2）LED點(diǎn)陣控制新建工程，調(diào)試程序，分配引腳；將程序下載到實(shí)驗(yàn)箱，并調(diào)試成功。點(diǎn)陣顯示“光”字；修改參考程序，使點(diǎn)陣顯示“電”字。參考的有關(guān)電路連接圖本實(shí)驗(yàn)箱中，JX17和JX18的引腳對應(yīng)H0H15（即為116行），JX19和JX20對應(yīng)的引腳為L0L15（即116）列。同學(xué)們可以自己分配FPGA芯片引腳，建議分配在JP2、JP3、JP4、JP5。參考程序：module dianzhen(clk,hang,lie );input clk;/時(shí)鐘output 15:0hang;/16位行選，

8、當(dāng)為1時(shí)選通output 15:0lie;/16位列選，當(dāng)為0時(shí)選通reg 15:0hang;/16位行寄存器reg 15:0lie;/16位列寄存器reg 3:0cnt;/4位計(jì)數(shù)器，可從116always(posedge clk)/時(shí)鐘上升沿來臨，計(jì)數(shù)器加一cnt=cnt+1;always(posedge clk)/計(jì)數(shù)器每變化一次，行相應(yīng)變化一次，使行順序往下移if(cnt=4b0000) begin/選通第一行，由于沒有亮點(diǎn)，所以列選全部為1hang=16b0000000000000001;lie=16b1111111111111111;endelse if(cnt=4b0001) b

9、eginhang=16b0000000000000010;lie=16b1111111111111111;endelse if(cnt=4b0010) beginhang=16b0000000000000100;/選通第三行，從左往右第八個(gè)led點(diǎn)亮，故第8位為0lie=16b1111111011111111;endelse if(cnt=4b0011) beginhang=16b0000000000001000;lie=16b1110111011101111;endelse if(cnt=4b0100) beginhang=16b0000000000010000;lie=16b1111011

10、011011111;endelse if(cnt=4b0101)beginhang=16b0000000000100000;lie=16b1111101010111111;endelse if(cnt=4b0110)beginhang=16b0000000001000000;lie=16b1100000000000111;endelse if(cnt=4b0111)beginhang=16b0000000010000000;lie=16b1111110101111111;endelse if(cnt=4b1000)beginhang=16b0000000100000000;lie=16b111

11、1110101111111;endelse if(cnt=4b1001)beginhang=16b0000001000000000;lie=16b1111110101111111;endelse if(cnt=4b1010)beginhang=16b0000010000000000;lie=16b1111110101111111;endelse if(cnt=4b1011)beginhang=16b0000100000000000;lie=16b1111101101110111;endelse if(cnt=4b1100)beginhang=16b0001000000000000;lie=16b1110011100000111;endelse if(cnt=4b1101)beginhang=16b0010000000000000;lie=16b1111111111111111;endelse if(cnt=4b1110)beginhang=16b01000000000000