FPGA內(nèi)部技術(shù)培訓(68張)課件

1、產(chǎn)品研發(fā)中心應(yīng)用產(chǎn)品組蔣偉2012年2月FPGA內(nèi)部技術(shù)培訓第1頁，共69頁。目 錄2什么是FPGA？1Verilog HDL語言基礎(chǔ)3如何使用ISE開發(fā)環(huán)境4FPGA開發(fā)實踐第2頁，共69頁。1、什么是FPGA？ 1.1可編程邏輯器件基礎(chǔ)第3頁，共69頁。1、什么是FPGA？ 1.1可編程邏輯器件基礎(chǔ)18x18 bit Embedded Pipelined Multipliers for efficient DSPConfigurable 18K Block RAMs + Distributed RAM 4 I/O Banks, Support forall I/O Standards in

2、cluding PCI, DDR333,RSDS, mini-LVDSGuaranteed Density Migration Numerous parts in the same packageUp to eight on-chip Digital Clock Managers to support multiple system clocks Bank 0Bank 1Bank 2Bank 3第4頁，共69頁。1.1 可編程邏輯器件基礎(chǔ)可編程邏輯器件（Programmable Logic Device , PLD） 顧名思義，完全由用戶通過軟件進行配置和編程，從而完成某種特定的功能，而且可以

3、反復(fù)擦寫的器件。 PLD產(chǎn)品 PROM 編程只讀存儲器 FPLA 現(xiàn)場可編程邏輯陣列 PAL 可編程陣列邏輯 GAL 通用陣列邏輯 EPLA 可擦除的可編程邏輯陣列 CPLD 復(fù)雜可編程邏輯器件 FPGA (Field Programmable Array)現(xiàn)場可編程門陣列，屬于可編程邏輯器件的一種。通過可編程互連連接的可配置邏輯塊 (CLB) 矩陣構(gòu)成的可編程半導體器件 。1、什么是FPGA？ 1.1可編程邏輯器件基礎(chǔ)第5頁，共69頁。 準確地將用戶設(shè)計轉(zhuǎn)換為電路模塊 能夠高效地利用器件資源 能夠快速地完成編譯和綜合 提供豐富的IP核資源 用戶界面友好，操作簡單 PLD開發(fā)軟件 優(yōu)秀的PLD

4、開發(fā)軟件 Xilinx公司的 ISE Altera公司的 Quartus II、Maxplus II1、什么是FPGA？ 1.1可編程邏輯器件基礎(chǔ)第6頁，共69頁。1. 2 FPGA 工作原理四輸入一輸出的電路模塊？ABZCD1、什么是FPGA？ 1.2 FPGA工作原理第7頁，共69頁。 查找表（Look-Up-Table）LUTLUT本質(zhì)就是一個RAM。FPGA多使用4輸入一輸出的LUT，一個LUT等效于為一個有4位地址線的161的RAM。將真值表寫入RAM后，每輸入一個信號進行邏輯運算，就等于輸入一個地址進行查表，找出地址對應(yīng)的內(nèi)容后輸出即可。4-input logic function

5、LUT=CDZABTruth Table圖1-1 LUT原理示意圖1、什么是FPGA？ 1.2 FPGA工作原理第8頁，共69頁。FPGA工作原理的實質(zhì)FPGA的工作狀態(tài)實質(zhì)是由片內(nèi)RAM（LUT）決定的，所以通過對片內(nèi)RAM進行編程（配置LUT ，更新真值表），就能完成某種特定功能。1、什么是FPGA？ 1.2 FPGA工作原理第9頁，共69頁。 FPGA芯片結(jié)構(gòu) FPGA主要由6個部分組成：IOB（可配置輸入輸塊）CLB（可配置邏輯塊）DCM（時鐘管理單元）BRAM（嵌入式塊RAM）WIRE（布線資源）IP核（內(nèi)嵌底層功能單元和專用硬件模塊）1.3 FPGA芯片結(jié)構(gòu)1、什么是FPGA？ 1

6、.2 FPGA工作原理第10頁，共69頁。CLBCLBCLBCLBBRAMBRAMCLBCLBIOBIOBDCMIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOB圖1-2 FPGA芯片的內(nèi)部結(jié)構(gòu)1、什么是FPGA？ 1.2 FPGA工作原理第11頁，共69頁。定義：芯片與外界電路的接口部分。功能： 匹配不同的電氣特性、I/O標準、I/O物理特性。比如調(diào)整驅(qū)動電流的大小、上下拉電阻、頻率、TTL、LVDS。 IOB（可編程輸入輸出塊） WIRE（布線資源）布線資源用于連通FPGA內(nèi)部的所有單元。第一類：全局布線資源，用于芯片內(nèi)部全局時鐘和全局復(fù)位布線

7、。第二類：長線資源，用于BANK間的高速信號。第三類：短線資源，用于基本邏輯單元間的互連和布線。第四類：分布式資源，用于專用時鐘、復(fù)位等控制信號。1、什么是FPGA？ 1.2 FPGA工作原理第12頁，共69頁。 BRAM（嵌入式塊RAM）4096 x 4 Dual-PortDOA3:0DOB3:0WEAENARSTAADDRA11:0CLKADIA3:0WEBENBRSTBADDRB11:0CLKBDIB3:01、什么是FPGA？ 1.2 FPGA工作原理第13頁，共69頁。 BRAM（嵌入式塊RAM）1、什么是FPGA？ 1.2 FPGA工作原理第14頁，共69頁。DCM（時鐘管理單元）1

8、、什么是FPGA？ 1.2 FPGA工作原理第15頁，共69頁。DCM（時鐘管理單元）DCMDCMDCMDCM1、什么是FPGA？ 1.2 FPGA工作原理第16頁，共69頁。 CLB是FPGA內(nèi)部基本的邏輯單元。 CLB包含：一個可配置的開關(guān)矩陣、一些選型電路（多路復(fù)用器）和觸發(fā)器組成。 CLB（可配置邏輯塊） XILINX 的CLB C L B = Switch Matrix + 4 Slice + 附加邏輯。 （開關(guān)矩陣） （2 SLICEM + 2 SLICEL ） Slice是XILINX定義的基本邏輯單位。由2個4/6輸入的查找表、進位邏輯、算數(shù)邏輯、存儲邏輯、復(fù)用器組成。1、什么

9、是FPGA？ 1.2 FPGA工作原理第17頁，共69頁。CINSwitchMatrixCOUTCOUTSLICEM S0X0Y0SLICEM S1X0Y1SLICEL S2X1Y0SLICEL S3X1Y1CINSHIFTCLB示意圖 CLB（可配置邏輯塊）1、什么是FPGA？ 1.2 FPGA工作原理第18頁，共69頁。IP核：具有知識產(chǎn)權(quán)的集成電路芯核總稱。分為軟核、固核、硬核。 IP核（內(nèi)嵌底層功能單元和專用硬件模塊）軟核：對電路的硬件語言描述，包括邏輯描述、網(wǎng)表和幫助文檔等，以用HDL文本形式提交給用戶。 固核：IP固核的設(shè)計程度則是介于軟核和硬核之間，除了完成軟核所有的設(shè)計外，還完

10、成了門級電路綜合和時序仿真等設(shè)計環(huán)節(jié)。一般以門級電路網(wǎng)表的形式提供給用戶。硬核：基于半導體工藝的物理設(shè)計，布局和工藝固定、經(jīng)過前端和后端驗證的設(shè)計，設(shè)計人員不能對其修改。其提供給用戶的形式是電路物理結(jié)構(gòu)掩模版圖和全套工藝文件，是可以拿來就用的全套技術(shù)。1、什么是FPGA？ 1.2 FPGA工作原理第19頁，共69頁。1、什么是FPGA？ 1.3 FPGA開發(fā)流程1.3 FPGA開發(fā)流程 FPGA設(shè)計方法硬件設(shè)計包括：FPGA芯片電路、存儲器、輸入輸出接口電路以及其他設(shè)備。軟件設(shè)計思想：自頂向下頂層系統(tǒng)2級模塊A2級模塊B2級模塊C3級模塊A33級模塊A23級模塊A13級模塊C23級模塊C1第2

11、0頁，共69頁。1、什么是FPGA？ 1.3 FPGA開發(fā)流程 軟件設(shè)計流程第21頁，共69頁。1、什么是FPGA？ 1.4 XILINX公司FPGA簡介1.4 XILINX公司FPGA簡介XILINX公司目前有兩大類FPGA產(chǎn)品：Spartan類 和 Virtex類。前者面向低成本的中低端應(yīng)用。后者面向高端應(yīng)用。兩者的差異僅限于芯片的規(guī)模和專用模塊上。第22頁，共69頁。1、什么是FPGA？ 1.4 XILINX公司FPGA簡介1.4 XILINX公司FPGA簡介第23頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.1 Verilog HDL簡介 HDL:具有特殊結(jié)構(gòu)能夠?qū)τ布壿嬰娐?/p>

12、的功能進行描述的一種高級編程語言。 這種特殊結(jié)構(gòu)能夠： 描述電路的連接 描述電路的功能 在不同抽象級上描述電路 描述電路的時序 表達具有并行性HDL主要有兩種：Verilog和VHDL。Verilog起源于C語言，因此非常類似于C語言，容易掌握什么是硬件描述語言HDL第24頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.1 Verilog HDL簡介 Verilog HDL是在1983年由GDA(GateWay Design Automation)公司的Phil Moorby所創(chuàng)。Phi Moorby后來成為Verilog-XL的主要設(shè)計者和Cadence公司的第一個合伙人。 在1984

13、1985年間，Moorby設(shè)計出了第一個Verilog-XL的仿真器。 1986年，Moorby提出了用于快速門級仿真的XL算法。 1990年，Cadence公司收購了GDA公司 1991年，Cadence公司公開發(fā)表Verilog語言，成立了OVI(Open VerilogInternational)組織來負責Verilog HDL語言的發(fā)展。 1995年制定了Verilog HDL的IEEE標準，即IEEE1364。Verilog HDL的歷史第25頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.1 Verilog HDL簡介二選一選擇器的實現(xiàn)：module muxtwo (out,

14、 a, b,sel);input a, b, sel;output out; reg out;always ( sel or a or b)if (! sel) out = a;else out = b;endmoduleVerilog HDL的基本程序結(jié)構(gòu)第26頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.2 基本概念詞法約定空白符：空格、換行、制表TAB。除了字符串中的空白符，空白符僅僅用于分辨標識符，編譯的時候忽略。注釋：單行注釋/, 多行注釋 /* */操作符：單目、雙目、三目操作符數(shù)字聲明：聲明位數(shù)和不聲明位數(shù)(默認十進制)，建議聲明位數(shù)。不確定值X,高阻值Z 。8b 0 x

15、11_00z1 ，12habc ， 16d255 ，25， o25，-6d3字符串：”hello”標識符：字母、數(shù)字、_、 組成，區(qū)分大小寫，第一個字符必須是字母或者下劃線。關(guān)鍵字：特殊標識符，全小寫。第27頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.2 基本概念數(shù)據(jù)類型（表示數(shù)字電路硬件中的數(shù)據(jù)存儲和傳送元素）四值邏輯：0、1、X、Z主要包含：wire型、reg型、memory型和parameter型，共19種wire型 硬件單元之間的連接，連線。 wire a, b, c = 1b1 , d; wire e7 : 0; /位寬為8的wire信號, 向量第28頁，共69頁。2、Ve

16、rilog HDL語言基礎(chǔ) 2.2 基本概念reg型存儲元件，保持原有數(shù)字，直到被改寫。數(shù)據(jù)存儲單元的抽象。reg a, b, c = 1b1 , d; /位寬為1的寄存器reg e7 : 0; /位寬為8的寄存器 memory型對reg變量建立數(shù)組來對存儲器建模，描述RAM、ROMreg a0,1024; /1K的1位寄存器reg 7:0 e0 : 1024; / 1K的8位寄存器,寬度和深度第29頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.2 基本概念parameter型定義常量，提高可讀性和可維護性parameter = 3.1415926; parameter 3:0 S0

17、=4h0, S1 = 4h1, S2 = 4h2, S3 = 4h3; 第30頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.2 基本概念integer 、real、time、字符串型通用的寄存器數(shù)據(jù)類型，用于對數(shù)量進行操作。integer counter; integer counter0:7; real delay;time delaytime;real 8*3-1, 0 string;string = “boy”;第31頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.2 基本概念編譯指令define : 定義文本宏 define WordSize 16 include：將一個

18、Verilog文件包含在另一個Verilog文件中include “moled.v”第32頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.3操作符和表達式算術(shù)操作符第33頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.3操作符和表達式關(guān)系操作符第34頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.3操作符和表達式邏輯操作符第35頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.3操作符和表達式按位操作符第36頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.3操作符和表達式等價操作符第37頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.3操作符和表達式條件操作符

19、、移位操作符、拼接操作符、縮減操作符、第38頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.3操作符和表達式縮減操作符A = 4b0110;&A ; /相當于0&1&1&0第39頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.3 操作符和表達式條件操作符、拼接操作符、縮減操作符條件運算符： ? : A? B : C拼接運算符： ， A = 4b0100; B = 4b1100; C = 4b1001;Y= A , B , C , 4b0010 = 0100_1100_1001_0010;第40頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.3 操作符符和表達式操作符優(yōu)先級第4

20、1頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.3 運算符和表達式賦值運算符 = ，= A = b; c = 1b1; /阻塞賦值？ C = d; d= 2b01; /非阻塞賦值？第42頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.4 模塊和端口模 塊 module能夠表示： 物理塊，如IC或ASIC單元 邏輯塊，如一個CPU設(shè)計的ALU部分 整個系統(tǒng) 每一個模塊的描述從關(guān)鍵詞module開始，有一個名稱（如SN74LS74，DFF，ALU等等），由關(guān)鍵詞endmodule結(jié)束。第43頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.4 模塊和端口端口 注意模塊的名稱DFF

21、，端口列表及說明 模塊通過端口與外部通信第44頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.4 模塊和端口端口列表和聲明module ( sum,clk,a,b,c_in ); input clk, a, c_in; / wire output sum; inout b; /wire reg sum;endmodule第45頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.4 模塊和端口模塊例化第46頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.5 門級建模（結(jié)構(gòu)化描述）門類型and, or, xor, buf, not, nand, nor, xnor舉例：module

22、adder (A, B, Cin, Sum, Count); xor x1 (S1, A, B);xor x2 (Sum, S1, Cin);and A1 (T3, A, B );and A2 (T2, B, Cin);and A3 (T1, A, Cin);or O1 (Cout, T1, T2, T3 );endmodule定義：對電路結(jié)構(gòu)的描述第47頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.6 數(shù)據(jù)流建模語法格式：assign L_S = R_S; 采用assign連續(xù)賦值來實現(xiàn)，只能實現(xiàn)組合邏輯。左值必須是線網(wǎng)（標量或者向量），右值可以是線網(wǎng)、寄存器、函數(shù)調(diào)用。賦值語句總是

23、處于激活狀態(tài)，只要右邊操作數(shù)發(fā)生變化，立即將結(jié)果賦給左邊的線網(wǎng)。module ( out,sum, a, b, c, d,e,f) ;input a, b, e , f; input 15:0 c, d; output out , sum;assign out = a & b;assign out 15 : 0 = c15 : 0 & d15 : 0;assign #10 out = e & f;endmodule定義：對數(shù)據(jù)流的具體行為的描述第48頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.7 行為級建模定義：對電路外部行為的角度進行描述。行為級建模主要包括：過程結(jié)構(gòu)、語句塊、時序

24、控制、流控制過程結(jié)構(gòu)過程結(jié)構(gòu)采用4種過程語句來實現(xiàn)： initial語句、always語句、task語句、function語句initial語句、always語句又是最基本的兩種語句，其他所有行為語句都只能出現(xiàn)在這個兩個語句中。initial語句只用于仿真，不可綜合。 always語句可被綜合。initial語句、always語句都是同時并行執(zhí)行，但initial語句只執(zhí)行一次， always語句則是重復(fù)執(zhí)行。只有寄存器類型信號才可以在initial語句、 always語句被賦值第49頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.7 行為級建模initial語句語法格式： initia

25、l begin/fork /塊能變量說明、行為語句end/join應(yīng)用舉例： module stimulus ;reg a,b,c;initial a = 1b1;initial begin #5 b = 1b1; #10 c = 1b1;endendmodule第50頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.7 行為級建模always語句語法格式： always ( 敏感事件列表 ) begin/fork /塊能變量說明、行為語句 end/join /實現(xiàn)組合邏輯和時序邏輯應(yīng)用舉例： module stimulus ; reg a,b,c,d; always (posedge c

26、lk) begininitial begin a = 0; b=0; c= 0; endendalways begin always ( a or b or c) begin #2 a = a; d = a ? b : c ;always begin end #5 b = b; #10 c = c;endendmodule組合邏輯中，敏感變量（等式右邊所有的標識符）必須全寫。組合邏輯中，使用阻塞賦值“=”時序邏輯中采用非阻塞賦值“=”第51頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.7 行為級建模過程賦值語句更新寄存器、整數(shù)、實數(shù)或者時間變量。只有在執(zhí)行到的時候才起作用。分為：阻塞賦

27、值”=“與非阻塞賦值語句”=“module initial begin a = 1b1; #5 b = 1b1; #10 c = 1b1; endendmodulemodule initial begin a = 1b1; #5 b = 1b1; #10 c = 1b1; endendmodule允許賦值調(diào)度！第52頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.7 行為級建模語句塊在initial語句或always語句中，位于begin .end/fork join塊語句之間的一組行為語句。兩者可混合使用（包括嵌套使用）。begin end:用來組合需要順序執(zhí)行的語句，稱為順序塊。in

28、itialbegin a = 1b0; b = 1b1; c = a , b; d = b , c; end fork join:用來組合并行執(zhí)行的語句，稱為并行塊。initialfork a = 1b0; b = 1b1; c = a , b; /競爭！(同一時刻對同一變量產(chǎn)生影響) d = b, c; /競爭！ join第53頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.7 行為級建模時序控制分為：延時控制 和 事件控制延時控制： #5 a = b; 事件控制：( a or b or c) 等價 ( a ， b ， c) (posedge clk ) 第54頁，共69頁。2、Ver

29、ilog HDL語言基礎(chǔ) 2.7 行為級建模流控制流控制語句包括：跳轉(zhuǎn)、分支和循環(huán)語句if語句 if ( ) else if( ) elsecase語句 case ( ) casex( ) casez( ) 表達式：聲明； default: 聲明; endcase endcase endcase循環(huán)語句 for () 、 while()、 forever、repeat第55頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.7 行為級建模task任務(wù)聲明：taskendtaskmodule fpga_train(); always ( posedge clk1 ) begin and_ope

30、ration( ab_and , a , b); /變量的指定必須按照定義的順序！ end always ( posedge clk2 ) begin and_operation( cd_and , c , d); endtask automatic and_operation; /自動任務(wù) output ab_and_inst;input a_inst, b_inst; begin ab_and_inst = a_inst & b_inst; endendtask;endmodule第56頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.7 行為級建模function任務(wù)module f

31、pga_train(); always ( posedge clk1 ) begin c = and_operation( a , b); endfunction automatic 7 : 0 and_operation; /自動函數(shù)，生成一個名為函數(shù)標識符的寄存器變量 input a_inst, b_inst; begin and_operation = a_inst & b_inst; endendfunction;endmodule第57頁，共69頁。2、Verilog HDL語言基礎(chǔ) 2.7 行為級建模task和function的區(qū)別1、函數(shù)至少有一個輸入變量，任務(wù)不定。2、函數(shù)必須

32、有一個返回值。任務(wù)不返回值，可通過OUT變量傳遞值。3、函數(shù)不能包含延遲、事件、時序控制，任務(wù)可包含。4、函數(shù)可調(diào)用函數(shù)，不能調(diào)用任務(wù)。任務(wù)可調(diào)用任務(wù)和函數(shù)。第58頁，共69頁。Implementing a Design into a Xilinx DeviceTranslateMapPlace & RoutePlan & BudgetHDL RTLSimulationSynthesizeto Create NetlistFunctionalSimulationCreateBIT FileAttain Timing ClosureTimingSimulationImplementCreate

33、Code/Schematic3、如何使用ISE開發(fā)環(huán)境 3.1 ISE開發(fā)流程第59頁，共69頁。Project Navigator is the Graphical Interface to the ISE Tool SuiteProject Navigator windowsSourcesProcessesSummaryWorkingMessage3、如何使用ISE開發(fā)環(huán)境 3.2 ISE交互窗口第60頁，共69頁。Creating a ProjectSelect File New ProjectNew Project Wizard guides you through the proce

34、ssProject name and locationTarget deviceSoftware flowCreate or add source files3、如何使用ISE開發(fā)環(huán)境 3.2 ISE交互窗口第61頁，共69頁。Creating and Adding Source FilesClick Create New Source and choose the type of file to create a new source fileHDL IPConstraintsClick Add Existing Source to include an existing source fi

35、leNote the Remove Source and Edit Design Properties buttons3、如何使用ISE開發(fā)環(huán)境 3.2 ISE交互窗口第62頁，共69頁。Implementing a DesignImplement a designSelect the top-level source file in the Sources windowHDL or EDIF,depending on your design flowDouble-click Implement Design in the Processes window 3、如何使用ISE開發(fā)環(huán)境 3.2

36、ISE交互窗口第63頁，共69頁。Checking the Implementation StatusThe ISE software will run all of the necessary steps to implement the designSynthesize HDL codeTranslateMapPlace & Route = process was completed successfully! = warnings? = a file that is out of dateX = errors3、如何使用ISE開發(fā)環(huán)境 3.2 ISE交互窗口第64頁，共69頁。Simul

37、ating a DesignSimulate a designSelect Sources for: SimulationExpand ISim Simulator in the Processes windowDouble-click Simulate Behavioral ModelYou can also simulate after Place & Route3、如何使用ISE開發(fā)環(huán)境 3.2 ISE交互窗口第65頁，共69頁。Viewing SubprocessesExpand each process to view subtools and subprocessesUser Co

38、nstraintsSynthesisView SchematicsCreate behavioral simulation modelMapAnalyze timingPlace & RouteAnalyze timingFloorplan (PlanAhead tool)FPGA EditorAnalyze powerCreate timing simulation model3、如何使用ISE開發(fā)環(huán)境 3.2 ISE交互窗口第66頁，共69頁。4、FPGA開發(fā)實踐 基于SPARTAN-3A 開發(fā)板，完成霓虹燈功能，實現(xiàn)50MHZ頻率降頻到10MHZ,霓虹燈顯示周期200ms。1、建立工程2

39、、添加verilog 模塊3、添加時鐘管理IP核4、添加 UCF文件5、霓虹燈功能實現(xiàn)6、邏輯功能仿真7、在線邏輯分析（創(chuàng)建chipscope文件）第67頁，共69頁。謝謝！第68頁，共69頁。1、想要體面生活，又覺得打拼辛苦；想要健康身體，又無法堅持運動。人最失敗的，莫過于對自己不負責任，連答應(yīng)自己的事都辦不到，又何必抱怨這個世界都和你作對？人生的道理很簡單，你想要什么，就去付出足夠的努力。2、時間是最公平的，活一天就擁有24小時，差別只是珍惜。你若不相信努力和時光，時光一定第一個辜負你。有夢想就立刻行動，因為現(xiàn)在過的每一天，都是余生中最年輕的一天。3、無論正在經(jīng)歷什么，都請不要輕言放棄，因為從來沒有一種堅持會被辜負。誰的人生不是荊棘前行，生活從來不會一蹴而就，也不會永遠安穩(wěn)，只要努力，就能做獨一無二平凡可貴的自己。4、努力本就是年輕人應(yīng)有的狀態(tài)，是件充實且美好的事，可一旦有了表演的成分，就會顯得廉價，努力，不該是為了朋友圈多獲得幾個贊，不該是每次長篇贅述后的自我感動，它是一件平凡而自然而然