EDA技術(shù)使用教程課后答案

1、文檔來源為：從網(wǎng)絡(luò)收集整理,word版本可編輯.歡迎下載支持弟早2-1敘述EDA的FPGA/CPLD 設(shè)計流程。P1316答：1.設(shè)計輸入（原理圖/HDL文本編輯）;2. H生;3.迎世；4.時序仿真與功能仿真； 5.編程下載;6.硬件測試。 2-2 IP是什么?IP與EDA技術(shù)的關(guān)系是什么 ？ P2426IP是什么？答：IP 是知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊，用于 ASIC或FPGA/CPL加的預(yù)先設(shè)計好的電路功能模塊。IP與EDA技術(shù)的關(guān)系是什么？答：IP在EDA技術(shù)開發(fā)中具有十分重要的地位；與 EDA技術(shù)的關(guān)系分有軟IP、 固IP、硬IP:軟IP是用VHDL等硬件描述語言描述的功能塊，并不涉及

2、用什么具體電路元件實現(xiàn)這些功能;軟IP通常是以硬件描述語言HDL源文件的形式出現(xiàn)。固IP是完成了綜合的功能塊，具有較大的設(shè)計深度,以網(wǎng)表文件的形式提交客戶使用。硬IP提供設(shè)計的最終階段產(chǎn)品：掩模。2-3敘述ASIC的設(shè)計方法。P1819答：ASIC設(shè)計方法,按版圖結(jié)構(gòu)及制造方法分有半定制（Semi-custom）和全定制（Full-custom） 兩種實現(xiàn)方法。全定制方法是一種基于晶體管級的，手工設(shè)計版圖的制造方法。半定制法是一種約束性設(shè)計方式，約束的目的是簡化設(shè)計，縮短設(shè)計周期，降低設(shè)計成本，提高設(shè)計正確率。 半定制法按邏輯實現(xiàn)的方式不同，可再分為門陣列法、標準單元法和可編程邏輯器件法。2-

3、4 FPGA/CPLD在ASIC設(shè)計中有什么用途？ P16,18答：FPGA/CPLD在ASIC設(shè)計中,屬于可編程ASIC的邏輯器件;使設(shè)計效率大為提高，上市的時間大為縮短。2-5簡述在基于FPGA/CPLD的EDA設(shè)計流程中所涉及的 EDA工具，及其在整個流程中的作用。P1923答：基于FPGA/CPLD的EDA設(shè)計流程中所涉及的 EDA工具有:設(shè)計輸入編輯器（作用:接受不同的設(shè)計輸入表達方式，如原理圖輸入方式、狀態(tài)圖輸入方式、波形輸入方式以及HDL的文本輸入方式。）;HD夕合器（作用:HDL綜合器根據(jù)工藝庫和約束條件信息，將設(shè)計輸入編輯器提供的信息轉(zhuǎn)化為目標器件硬件結(jié)構(gòu)細節(jié)的信息，并在 數(shù)

4、字電路設(shè)計技術(shù)、化簡優(yōu)化算法以及計算機軟件等復(fù)雜結(jié)體進行優(yōu)化處理）；仿真器（作用:行為模型的表達、電子系統(tǒng)的建模、邏輯電路的驗證及門級系統(tǒng)的測試）;適配器（作用: 完成目標系統(tǒng)在器件上的布局和布線）;工載器（作用：把設(shè)計結(jié)果信息下載到對應(yīng)的實際器件，實現(xiàn)硬件設(shè)計）。AfV*弟二早3-1 OLMC （輸出邏輯宏單元）有何功能 ？說明GAL是怎樣實現(xiàn)可編程組合電路與時序電路的。P3436OLMC 有何功能？答：OLMO元設(shè)有多種組態(tài).可配置成專用組合輸出、專用輸入、組合輸出雙向口、寄存器 輸出、寄存器輸出雙向口等。說明GAL是怎樣實現(xiàn)可編程組合電路與時序電路的？答：GAL （通用陣列邏輯器件）是通

5、過對其中的OLMC（輸出邏輯宏單元）的編程和三種模式配置（寄存器模式、復(fù)合模式、簡單模式） ,實現(xiàn)組合電路與時序電路設(shè)計 的。3-2什么是基于乘積項的可編程邏輯結(jié)構(gòu)？ P33-34, 40答：GAL CPLD之類都是基于乘積項的可編程結(jié)構(gòu);即包含有可編程與陣列和固定的或陣列的PAL （可編程陣列邏輯）器件構(gòu)成。3-3什么是基于查找表的可編程邏輯結(jié)構(gòu)？ P4041答：FPGA （現(xiàn)場可編程門陣列）是基于查找表的可編程邏輯結(jié)構(gòu)。3-4 FPGA系列器件中的 LAB有何作用？ P4345答：FPGA （Cyclone/Cyclone II ）系列器件主要由邏輯陣列塊 LAB嵌入式存儲器塊（EAB）、

6、I/O 單元、嵌入 式硬件乘法器和 PLL等模塊構(gòu)成；其中 LAB （邏輯陣列塊）由一系列相鄰的 LE （邏輯單元）構(gòu)成的；FPGA可編程 資源主要來自邏輯陣列塊 LAR3-5與傳統(tǒng)的測試技術(shù)相比，邊界掃描技術(shù)有何優(yōu)點？ P4750答：使用BST （邊界掃描測試）規(guī)范測試，不必使用物理探針，可在器件正常工作時在系統(tǒng)捕獲測量的功能數(shù)1文檔來源為：從網(wǎng)絡(luò)收集整理,word版本可編輯.文檔來源為：從網(wǎng)絡(luò)收集整理,word版本可編輯.歡迎下載支持.地?？朔鹘y(tǒng)的外探針測試法和“針床”夾具測試法來無法對IC內(nèi)部節(jié)點無法測試的難題。3-6解釋編程與配置這兩個概念。P58答：編程：基于電可擦除存儲單元的 E

7、EPRO喊Flash技術(shù)。CPLr股使用此技術(shù)進行編程。CPLDM編程后改變了電可擦除存儲單元中的信息，掉電后可保存。電可擦除編程工藝的優(yōu)點是編程后信息不會因掉電而丟失，但編 程次數(shù)有限，編程的速度不快。配置：基于SRA而找表的編程單元。編程信息是保存在SRAW白1 SRAMB掉電后編程信息立即丟失，在下次上電后，還需要重新載入編程信息。大部分FPGA采用該種編程工藝。該類器件的編程一般稱為配置。對于SRAM型FPG林說，配置次數(shù)無限，且速度快；在加電時可隨時更改邏輯；下載信息的保密性也不如電可擦除的編程。3-7請參閱相關(guān)資料，并回答問題：按本章給出的歸類方式， 將基于乘積項的可編程邏輯結(jié)構(gòu)的

8、 PLD器件歸類為 CPLD ;將基于查找表的可編程邏輯結(jié)構(gòu)的 PLD器什歸類為FPGA ,那么，APEX系列屬于什么類型 PLD器件？ MAX II系列又屬于什么類型的 PLD器件？為什么？ P5456答：APEX(Advanced Logic Element Matrix)系列屬于 FPGA 類型 PLD 器件;編程信息存于 SRAM 中。MAX II 系列屬于 CPLD類型的PLD器件;編程信息存于 EEPROM中。第四章4-1 :畫出與下例實體描述對應(yīng)的原理圖符號元件：ENTITY buf3s IS- 實體1:三態(tài)緩沖器PORT (input : IN STD_LOGIC ;- 輸入端

9、enable : IN STD_LOGIC ;- 使能端output : OUT STD_LOGIC );- 輸出端END buf3x ;ENTITY mux21 IS-實體2: 2選1多路選擇器PORT (inO, in1, sel : IN STD_LOGIC;output : OUT STD_LOGIC);4-1.答案_4-2,圖3-30所示的是4選1多路選擇器，試分另1J用IF_THEN語句和CASE語句的表達方式寫出此電路的 VHDL程序。 選擇控制的信號 s1 和 s0 的數(shù)據(jù)類型為 STD_LOGIC_VECTO陷 s1=0 , s0=0 ; s1=0 , s0=1 ; s1=1

10、 , s0=0 和 s1=1 , s0=1分別執(zhí)行 y=a、y=b、y=c、y=d。4-2.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0);-輸入選擇信號 a,b,c,d:IN STD_LOGIC;-輸入信號y:OUT STD_LOGIC);-輸出端END ENTITY;ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)BEGINIF (S=00) THEN y=a;ELSIF (S=01) TH EN y=b;E

11、LSIF (S=10) TH EN y=c;ELSIF (S=11) TH EN y=d;2文檔來源為：從網(wǎng)絡(luò)收集整理,word版本可編輯.文檔來源為：從網(wǎng)絡(luò)收集整理,word版本可編輯.歡迎下載支持.ELSE y y y y yNULL;END CASE;END PROCESS;END ART;4-3.圖3-31所示的是雙2選1多路選擇器構(gòu)成的電路MUXK對于其中 MUX21A當s=0和1時，分別有y=a和y=b。試在一個結(jié)構(gòu)體中用兩個進程來表達此電路，每個進程中用 CASSg句描述一個2選1多路選擇器MUX21A4-3.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1

12、164.ALL;ENTITY MUX221 ISPORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0);-輸入信號s0,s1:IN STD_LOGIC;outy:OUT STD_LOGIC);-輸出端END ENTITY;ARCHITECTURE ONE OF MUX221 ISSIGNAL tmp : STD_LOGIC;BEGINPR01:PROCESS(s0) BEGINIF s0= 0 THEN tmp=a2;ELSE tmp=a3;END IF;END PROCESS; PR02:PROCESS(s1)BEGIN3文檔來源為：從網(wǎng)絡(luò)收集整理,wor

13、d版本可編輯.文檔來源為：從網(wǎng)絡(luò)收集整理,word版本可編輯.歡迎下載支持IF s1= 0 THEN outy=a1;ELSE outy=tmp;END IF;END PROCESS;END ARCHITECTURE ONE;END CASE;4-4,下圖是一個含有上升沿觸發(fā)的D觸發(fā)器的時序電路，試寫出此電路的VHDL設(shè)計文件。4-4.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MULTI ISPORT(CL:IN STD_LOGIC;-輸入選擇信號CLK0:IN STD_LOGIC;- 輸入信號OUT1:OUT STD_LOGIC);-

14、輸出端END ENTITY;ARCHITECTURE ONE OF MULTI ISSIGNAL Q : STD_LOGIC;BEGINPR01:PROCESS(CLKO)BEGINIF CLK EVENT AND CLK =1THEN Q=NOT(CL OR Q);ELSEEND IF;END PROCESS;PR02:PROCESS(CLKO)BEGINOUT1=Q;END PROCESS;END ARCHITECTURE ONE;END PROCESS;4-5,給出1位全減器的VHDL苗述。要求：diff 是輸出差,（減法運算是(1)首先設(shè)計1位半減器，然后用例化語句將它們連接起來，圖3

15、-32中h_suber是半減器,s_out是借位輸出，sub_in是借位輸入。(2)以1位全減器為基本硬件，構(gòu)成串行借位的8位減法器，要求用例化語句來完成此項設(shè)計x - y - sun_in = diffr)4-5.答案底層文件1: or2a.VHD實現(xiàn)或門操作LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY or2a ISPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END ENTITY or2a;ARCHITECTURE one OF or2a IS

16、BEGIN4文檔來源為：從網(wǎng)絡(luò)收集整理,word版本可編輯.文檔來源為：從網(wǎng)絡(luò)收集整理,word版本可編輯.歡迎下載支持c = a OR b;END ARCHITECTURE one;底層文件2： h_subber.VHD實現(xiàn)一位半減器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY h_subber ISPORT(x,y:IN STD_LOGIC;diff,s_out:OUT STD_LOGIC);END ENTITY h_subber;ARCHITECTURE ONE OF h_s

17、ubber ISSIGNAL xyz: STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINxyz diff=0;s_out diff=1;s_out diff=1;s_out diff=0;s_out NULL;END CASE;END PROCESS;END ARCHITECTURE ONE;頂層文件：f_subber.VHD實現(xiàn)一位全減器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY f_subber ISPORT(x,y,sub_in:IN STD_LOGIC

18、;diffr,sub_out:OUT STD_LOGIC);END ENTITY f_subber;ARCHITECTURE ONE OF f_subber ISCOMPONENT h_subberPORT(x,y:IN STD_LOGIC;diff,S_out:OUT STD_LOGIC);END COMPONENT;COMPONENT or2aPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END COMPONENT;SIGNAL d,e,f: STD_LOGIC;BEGINu1: h_subber PORT MAP(x=x,y=y,diff=d,s_out=

19、e);u2: h_subber PORT MAP(x=d,y=sub_in,diff=diffr,s_out=f);5文檔來源為：從網(wǎng)絡(luò)收集整理,word版本可編輯.文檔來源為：從網(wǎng)絡(luò)收集整理.word版本可編輯.歡迎下載支持u3: or2a PORT MAP(a=f,b=e,c=sub_out);END ARCHITECTURE ONE;END ARCHITECTURE ART;4-6.根據(jù)下圖，寫出頂層文件MX3256.VHM VHDL設(shè)計文件。4-6.答案MAX3256頂層文件LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LO

20、GIC_UNSIGNED.ALL;ENTITY MAX3256 ISPORT (INA,INB,INCK: IN STD_LOGIC;INC: IN STD_LOGIC;E,OUT:OUT STD_LOGIC);END ENTITY MAX3256;ARCHITECTURE ONE OF MAX3256 ISCOMPONENT LK35調(diào)用LK35聲明語句PORT(A1,A2:IN STD_LOGIC;CLK:IN STD_LOGIC;Q1,Q2:OUT STD_LOGIC);END COMPONENT;COMPONENT D調(diào)用D觸發(fā)器聲明語句PORT(D,C:IN STD_LOGIC;CL

21、K:IN STD_LOGIC;Q:OUT STD_LOGIC);END COMPONENT;COMPONENT MUX2調(diào)用二選一選擇器聲明語句PORT(B,A:IN STD_LOGIC;S:IN STD_LOGIC;C:OUT STD_LOGIC);END COMPONENT;SIGNAL AA,BB,CC,DD: STD_LOGIC;BEGINu1: LK35 PORT MAP(A1=INA,A2=INB,CLK=INCK, Q1=AA,Q2=BB);u2: D PORT MAP(D=BB;CLK=INCK,C=INC,Q=CC);u3: LK35 PORT MAP (A1=BB,A2=C

22、C,CLK=INCK, Q1=DD,Q2=OUT1);u4: MUX21 PORT MAP (B=AA,A=DD,S=BB,C=E);END ARCHITECTURE ONE;設(shè)計含有異步清零和計數(shù)使能的16位二進制加減可控計數(shù)器。4-7.答案：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT16 ISPORT(CLK,RST,EN:IN STD_LOGIC;CHOOSE:IN BIT;SETDATA:BUFFER INTEGER RANCE 65535 DOWNTO 0;6文

23、檔來源為：從網(wǎng)絡(luò)收集整理.word版本可編輯.文檔來源為：從網(wǎng)絡(luò)收集整理,word版本可編輯.歡迎下載支持 COUT: BUFFER INTEGER RANCE 65535 DOWNTO 0);END CNT16;ARCHITECTURE ONE OF CNT16 ISBEGINPROCESS(CLK,RST,SDATA)VARIABLE QI:STD_LOGIC_VECTOR(65535 DOWNTO 0); BEGINIF RST=1 THEN - 計數(shù)器異步復(fù)位QI:=(OTHERS=0);ELSIF SET= 1 THEN -計數(shù)器一步置位 QI:=SETDATA;ELSIF CLKE

24、VENT AND CLK=1 THEN - 檢測時鐘上升沿IF EN= 1 THEN -檢測是否允許計數(shù)IF CHOOSE=1 THEN -選擇加法計數(shù)QI:=QI+1;-計數(shù)器加一ELSE QI=QI-1;-計數(shù)器加一END IF;END IF;END IF;COUT=QI;-將計數(shù)值向端口輸出END PROCESS;END ONE;第五章5-1歸納利用Quartus II進彳t VHDL文本輸入設(shè)計的流UR文件輸入一直到SignalTap II測試。P95P115答：1建立工作庫文件夾和編輯設(shè)計文件； 2創(chuàng)建工程;3 編譯前設(shè)置;4全程編譯;5時序仿真;6 II 腳鎖定;7 配置文件下載；

25、8 打開SignalTap II編輯窗口； 9 調(diào)入SignalTap II的待測信號；10 SignalTap II 參數(shù)設(shè)置；11 SignalTap II參數(shù)設(shè)置文件存盤；12 帶有SignalTap II測試信息的編譯下載；13啟動SignalTap II進行采樣與分析；14 SignalTap II 的其他設(shè)置和控制方法。6-1什么是固有延時？什么是慣性延時？P150151答：固有延時(Inertial Delay)也稱為慣性延時，固有延時的主要物理機制是分布電容效應(yīng)。6-2 8是什么？在VHDL中，8有什么用處？P1528是什么？答：在VHDL仿真和綜合器中，默認的固有延時量(它在

26、數(shù)學上是一個無窮小量),被稱為8延時。7文檔來源為：從網(wǎng)絡(luò)收集整理,word版本可編輯.文檔來源為：從網(wǎng)絡(luò)收集整理,word版本可編輯.歡迎下載支持在VHDL中，8有什么用處？答：在VHDL信號賦值中未給出固有延時情況下,VHDL仿真器和綜合器將自動為系統(tǒng)中的信號賦值配置一足夠小而又能滿足邏輯排序的延時量 女；使并行語句和順序語句中的并列賦值邏輯得以一正確執(zhí)行。6-4說明信號和變量的功能特點，以及應(yīng)用上的異同點。P128P129答：變量：變量是一個局機量口能在進程和子程序中使用。變量不能將信息帶出對它做出定義的當前結(jié)構(gòu)。 變量的賦值是一種理想化的數(shù)據(jù)傳輸，是立即發(fā)生的，不存在任何延時行為。變量

27、的主要作用是在進程中作為臨時 的數(shù)據(jù)存儲單元。信號：信號是描述硬件系統(tǒng)的基本數(shù)據(jù)對象，其性質(zhì)類似于連接線；可作為設(shè)計實體中并行語句模塊間的 信息交流通道。信號不但可以容納當前值，也可以保持歷史值；與觸發(fā)器的記憶功能有很好的對應(yīng)關(guān)系。6-5在VHDL設(shè)計中，給時序電路清零 (復(fù)位)有兩種力方法,它們是什么 ？解：設(shè) Q定義成信號，一種方法：Q= 000000”； 其中“ 000000”反映出信號 Q的位寬度。第二種方法：Q 0);其中OTHERS=，0不需要給出信號 Q的位寬度,即可對 Q清零。6-6哪一種復(fù)位方法必須將復(fù)位信號放在敏感信號表中？合出這兩種電路的 VHDL描述。解：邊沿觸發(fā)復(fù)位信

28、號要將復(fù)位信號放在進程的敏感信號表中。(1)邊沿觸發(fā)復(fù)位信號ARCHITECTURE bhv 0F DFF3 ISSIGNAL QQ:STD_LOGIC;BEGINPROCESS(RST)BEGINIF RST EVENT ANDRST= 1 THEN QQ0);END IF;END PROCESS;Q1=QQ；END;(2)電平觸發(fā)復(fù)位信號ARCHITECTURE bhv 0F DFF3 IS SIGNAL QQ:STD_LOGIC;BEGINPROCESS(CLK)BEGINIF RST = 1 THEN QQ 0);END IF;END PROCESS;Q1=QQ;END;6-7什么是重

29、載函數(shù)？重載算符有何用處？如何調(diào)用重載算符函數(shù) ？答：(1)什么是重載函數(shù)？根據(jù)操作對象變換處理功能。(2)重載算符有何用處 ？用干兩個不同類型的操作數(shù)據(jù)自動轉(zhuǎn)換成同種數(shù)據(jù)類型，并講行運算處理。(3)如何調(diào)用重載算符函數(shù) ？采用隱式方式調(diào)用，無需事先聲明。8文檔來源為：從網(wǎng)絡(luò)收集整理,word版本可編輯.文檔來源為：從網(wǎng)絡(luò)收集整理,word版本可編輯.歡迎下載支持6-8判斷下面三個程序中是否有錯誤，若有則指出錯誤所在，并給出完整程序。程序1:Signal A,EN : std_logic;Process(A, EN)Variable B: std_log ic; Beginif EN=l th

30、en B=A; end if; -將B=A 改成B:=A end process;程序2:Architecture one of sample isvariable a, b, c:integer; beginc=a+b;-將 “c=a+b” 改成 “ c:=a+b”end;程序3:library ieee;use ieee.std_logic_1164.all;entity mux21 isPORT(a,b:in std_logic; sel:in std_loglc;c:out std_logle;);-將；)改成)end sam2;-將“sam2改成entity mux21archite

31、cture one of mux2l is begin-增力口 “ process(a,b,sel)begin”if sel= 0 then c:=a; else c:=b; end if;-應(yīng)改成 if sel= 0 then c=a; else c=b; end if;-增力口 “ end process;end two; -將“two改成architecture one”第八章8-1仿照例8-1 ,將例8-4單進程用兩個進程，即一個時序進程，一個組合進程表達出來。-解：例8-4 的改寫如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY M

32、OORE1 ISPORT(DATAIN: IN STD_LOGIC_VECTOR(1 DOWNTO 0);CLK,RST: IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END MOORE1;ARCHITECTURE behav OF MOORE1 ISTYPE ST_TYPE IS (ST0,ST1,ST2,ST3,ST4);SIGNAL C_ST,N_ST: ST_TYPE;BEGINREG: PROCESS(CLK,RST)BEGIN9文檔來源為：從網(wǎng)絡(luò)收集整理,word版本可編輯.文檔來源為：從網(wǎng)絡(luò)收集整理,word版本可編輯.歡迎下載

33、支持IF RST=1 THEN C_ST=ST0; - Q=0000;ELSIF CLKEVENT AND CLK=1 THENC_ST IF DATAIN=10 THEN N_ST=ST1;ELSE N_ST=ST0; END IF;Q IF DATAIN=11 THEN N_ST=ST2;ELSE N_ST=ST1 ;END IF;Q IF DATAIN=01 THEN N_ST=ST3;ELSE N_ST=ST0 ;END IF;Q IF DATAIN=00 THEN N_ST=ST4;ELSE N_ST=ST2; END IF;QIF DATAIN=11 THEN N_ST=ST0;E

34、LSE N_ST=ST3 ;END IF;Q N_ST=ST0;END CASE;END PROCESS COM;END behav;8-2為確保例8-5 (2進程Mealy型狀態(tài)機)的狀態(tài)機輸出信號沒有毛刺，試用例8-4的方式構(gòu)成一個單進程狀態(tài),使輸出信號得到可靠鎖存，在相同輸入信號條件下，給出兩程序的仿真波形。-解：例8-5 改寫如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY1 ISPORT(CLK,DATAIN,RESET: IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(4 DOWNTO 0);E

35、ND MEALY1;ARCHITECTURE behav OF MEALY1 ISTYPE states IS (st0,st1,st2,st3,st4);SIGNAL STX: states;BEGINPROCESS(CLK,RESET) -單一進程BEGINIF RESET=1 THEN STX IF DATAIN=1 THEN STX=st1; END IF;10文檔來源為：從網(wǎng)絡(luò)收集整理,word版本可編輯.文檔來源為：從網(wǎng)絡(luò)收集整理,word版本可編輯.歡迎下載支持IF DATAIN=1 THEN Q=10000”;ELSE Q IF DATAIN=0 THEN STX=st2; E

36、ND IF;IF DATAIN=0 THEN Q=10111;ELSE Q IF DATAIN=1 THEN STX=st3; END IF;IF DATAIN=1 THEN Q=10101;ELSE Q IF DATAIN=0 THEN STX=st4; END IF;IF DATAIN=0 THEN Q=11011;ELSE Q IF DATAIN=1 THEN STX=st0; END IF;IF DATAIN=1 THEN Q=11101;ELSE Q STX=st0; Q=00000;END CASE;END IF;END PROCESS;END behav;圖8-6控制ADC080

37、9采樣狀態(tài)圖【例8-2】根據(jù)圖8-6狀態(tài)圖，采用 Moore型狀態(tài)機，設(shè)計 ADC080睬樣控制器。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADCINT ISPORT(D: IN STD_LOGIC_VECTOR(7 DOWNTO 0);- 來自 0809 轉(zhuǎn)換好的 8 位數(shù)據(jù)CLK: IN STD_LOGIC;-狀態(tài)機工作時鐘EOC: IN STD_LOGIC;-轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換ALE:OUT STD_LOGIC; -8個模擬信號通道地址鎖存信號START:OUT STD_LOGIC;-轉(zhuǎn)換開始信號OE:OUT STD_

38、LOGIC;-數(shù)據(jù)輸出三態(tài)控制信號ADDA:OUT STD_LOGIC;-信號通道最低位控制信號LOCK0:OUT STD_LOGIC;-觀察數(shù)據(jù)鎖存時鐘Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -8位數(shù)據(jù)輸出END ADCINT;ARCHITECTURE behav OF ADCINT ISTYPE states IS(st0,st1,St2,st3,st4);-定義各狀態(tài)子類型SIGNAL current_state,next_state: states:=st0;SIGNAL REGL: STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL

39、 LOCK: STD_LOGIC;-轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時鐘信號BEGINADDA=1;- 當ADDA=0,模擬信號進入通道 IN0 ;當 ADDA=1,則進入通道INI Q=REGL;LOCK0 ALE=0;START=0;LOCK=0;OE=0;next_state ALE=1;START=1;LOCK=0;OE=0;next_state ALE=0;START=0;LOCK=0; OE=0;IF(EOC=1) THEN next_state=st3;-EOC=1表明轉(zhuǎn)換結(jié)束ELSE next_state ALE=0;START=0;LOCK=0;OE=1;next_state ALE=0;

40、START=0;LOCK=1;OE=1;next_statenext_state=st0;END CASE;END PROCESS COM;REG:PROCESS(CLK)BEGINIF(CLKEVENT AND CLK=1) THEN current_state=next_state; END IF;END PROCESS REG;- 由信號current_state將當前狀態(tài)值帶出此進程：REGLATCH1: PROCESS(LOCK)- 此進程中，在LOCK勺上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入BEGINIF LOCK=1 AND LOCKEVENT THEN REGL=D; END IF;END

41、 PROCESS LATCH1;END behav;8-5 在不改變原代碼功能的條件下用兩種方法改寫例8-2,使其輸出的控制信號（ALE、START OE LOCK股有毛刺。方法1:將輸出信號鎖存后輸出；方法 2:使用狀態(tài)碼直接輸出型狀態(tài)機，并比較這三種狀態(tài)機的特點。- 解：【例8-2】根據(jù)圖8-6狀態(tài)圖，采用 Moore型狀態(tài)機，設(shè)計 ADC0809采樣控制器方法1（將輸出控制 信號鎖存后輸出）的VHDL程序代碼如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADCINT ISPORT(D: IN STD_LOGIC_VECTOR(7 D

42、OWNTO 0);- 來自 0809 轉(zhuǎn)換好的 8 位數(shù)據(jù)CLK: IN STD_LOGIC;- EOC: IN STD_LOGIC;- ALE: OUT STD_LOGIC; -8START: OUT STD_LOGIC; -OE: OUT STD_LOGIC;-ADDA: OUT STD_LOGIC;-LOCK0: OUT STD_LOGIC;-狀態(tài)機工作時鐘轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換個模擬信號通道地址鎖存信號轉(zhuǎn)換開始信號數(shù)據(jù)輸出三態(tài)控制信號信號通道最低位控制信號觀察數(shù)據(jù)鎖存時鐘Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -8位數(shù)據(jù)輸出END ADCIN

43、T;ARCHITECTURE behav OF ADCINT ISTYPE states IS(st0,st1,St2,st3,st4);-定義各狀態(tài)子類型SIGNAL current_state,next_state: states:=st0;SIGNAL REGL: STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL LOCK: STD_LOGIC;-轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時鐘信號SIGNAL ALE0: STD_LOGIC; -8個模擬信號通道地址鎖存信號SIGNAL START0: STD_LOGIC;-轉(zhuǎn)換開始信號SIGNAL OE0: STD_LOGIC;-數(shù)據(jù)輸出

44、三態(tài)控制信號BEGIN12文檔來源為：從網(wǎng)絡(luò)收集整理,word版本可編輯文檔來源為：從網(wǎng)絡(luò)收集整理,word版本可編輯.歡迎下載支持ADDA=1;- 當ADDA=0,模擬信號進入通道 IN0 ;當 ADDA=1,則進入通道INIQ=REGL; -LOCK0 ALEO=O;STARTO=O;LOCK=O;OEO=O;next_state ALEO=1;STARTO=1;LOCK=O;OEO=O;next_state ALEO=O;STARTO=O;LOCK=O; OEO=O;IF(EOC=1) THEN next_state=st3;-EOC=1表明轉(zhuǎn)換結(jié)束ELSE next_state ALE

45、O=O;STARTO=O;LOCK=O;OEO=1;next_state ALEO=O;STARTO=O;LOCK=1;OEO=1;next_statenext_state=stO;END CASE;IF CLKEVENT AND CLK= 1 THENALE=ALEO;START=STARTO;LOCKO=LOCK;OE=OEO;-方法 1:信號鎖存后輸出END IF;END PROCESS COM;REG:PROCESS(CLK)BEGINIF(CLKEVENT AND CLK=1) THEN current_state=next_state; END IF;END PROCESS REG;- 由信號current_sta