集成電路設(shè)計(jì)基礎(chǔ)：18 Bicmos

1、 BiCMOS一、BJT的特點(diǎn)：優(yōu)點(diǎn)垂直結(jié)構(gòu)與輸運(yùn)時(shí)間相關(guān)的尺寸由工藝參數(shù)決定，與光刻尺寸關(guān)系不大易于獲得高fT高速應(yīng)用整個(gè)發(fā)射結(jié)上有電流流過(guò)可獲得單位面積的大輸出電流易于獲得大電流大功率應(yīng)用開態(tài)電壓VBE與尺寸、工藝無(wú)關(guān)片間漲落小，可獲得小的電壓擺幅易于小信號(hào)應(yīng)用模擬電路輸入電容由擴(kuò)散電容決定隨工作電流的減小而減小可同時(shí)在大或小的電流下工作而無(wú)需調(diào)整輸入電容輸入電壓直接控制提供輸出電流的載流子密度高跨導(dǎo)缺點(diǎn)：存在直流輸入電流，基極電流功耗大飽和區(qū)中存儲(chǔ)電荷上升開關(guān)速度慢開態(tài)電壓無(wú)法成為設(shè)計(jì)參數(shù)設(shè)計(jì)BJT的關(guān)鍵：獲得盡可能大的IC和盡可能小的IB二、先進(jìn)的雙極工藝雙極型的一個(gè)重要特點(diǎn)是縱向尺寸

2、無(wú)法跟橫向尺寸成正比縮減，這使得雙極工藝始終落后于MOS一到二代。BJT最重要的是和截止頻率截止頻率：Wb,寄生結(jié)電容：發(fā)射區(qū)摻雜濃度/基區(qū)摻雜濃度注入效率 但是，基區(qū)摻雜濃度太低容易發(fā)生基區(qū)穿通，所以一般提高發(fā)射區(qū)摻雜濃度，但發(fā)射區(qū)濃度太高，雜質(zhì)高度簡(jiǎn)并，會(huì)使Eg ，少子復(fù)合 ，注入效率， 綜合考慮，先進(jìn)雙極工藝有： 先進(jìn)的隔離多晶硅發(fā)射極異質(zhì)結(jié)BJT自對(duì)準(zhǔn)結(jié)構(gòu)(1)深溝隔離先刻溝槽，然后用SiO2或Poly-Si填平器件面積寄生電容集成度 速度(2)多晶硅發(fā)射極在發(fā)射區(qū)上淀積多晶硅，給多晶硅摻雜，退火，使雜質(zhì)擴(kuò)散到單晶硅上形成發(fā)射區(qū)?？稍黾?7倍。數(shù)字電路中不需要很大，但可以換取提高基區(qū)摻

3、雜濃度，進(jìn)而可減小基區(qū)寬度，fT，而基區(qū)穿通電壓不下降，緩解了和fT的矛盾。(3)異質(zhì)結(jié)BJT發(fā)射區(qū)電流注入效率:所以要想辦法使發(fā)射區(qū)材料的Eg 基區(qū)材料的Eg 。采用外延基區(qū)技術(shù)，如外延SiGe合金作為基區(qū)，這就是異質(zhì)結(jié)BJT(HBT)。用途：高頻電路，如射頻和微波器件(4)自對(duì)準(zhǔn)BJT技術(shù)發(fā)射區(qū)與基區(qū)自對(duì)準(zhǔn)，用一層絕緣側(cè)墻將它們分開，不存在套刻的問題。有雙層多晶硅自對(duì)準(zhǔn)和單層多晶硅自對(duì)準(zhǔn)。雙層更好。 工藝： 隔離完成后，刻掉有源區(qū)上的SiO2，淀積多晶硅，摻P型雜質(zhì)，再長(zhǎng)一層SiO2 ，刻發(fā)射區(qū)，刻去發(fā)射區(qū)上的SiO2和多晶硅。高溫氧化使發(fā)射區(qū)窗口和多晶硅側(cè)壁長(zhǎng)一層SiO2 （多晶硅氧化較

4、快，上面的氧化層較厚），干法刻蝕形成側(cè)墻（側(cè)墻的厚度和質(zhì)量非常重要）。發(fā)射區(qū)注入并退火，淀積N型多晶硅作發(fā)射極。深溝隔離結(jié)合局部氧化(LOCOS)，雙層多晶硅自對(duì)準(zhǔn)技術(shù)聯(lián)合應(yīng)用的器件結(jié)構(gòu)二類晶體管的差別BJT的輸出電流Ic為常數(shù)時(shí)的電壓Vce0.3V,很小，而MOS管Ids接近常數(shù)時(shí)，電壓gs- VT比ce大得多；三、 Bipolar與MOS的比較圖一輸出特性圖二轉(zhuǎn)移特性 BJT的輸出電流隨輸入電壓上升的變化快的多 對(duì)于BJT， 對(duì)于MOS , BJT存在基極電流二類IC的差別雙極型IC優(yōu)勢(shì)為：在高速時(shí)對(duì)電容負(fù)載有較強(qiáng)的驅(qū)動(dòng)能力；：在惡劣的工作環(huán)境下比MOS具有更高的可靠性；：模擬精度高缺點(diǎn)為

5、：電荷存儲(chǔ)效應(yīng)使延遲增加；：要求有輸入（基極）電流，使形式復(fù)雜，如要用電阻：功耗大，限制了集成度MOSIC 優(yōu)勢(shì)為：功耗低；：結(jié)構(gòu)簡(jiǎn)單，集成度可顯著增加。缺點(diǎn)為：柵氧化層很薄，脈沖電壓很容易損壞；：電流驅(qū)動(dòng)能力低，在驅(qū)動(dòng)較大的電容負(fù)載，如時(shí)鐘線，控制信號(hào)線等時(shí)，延遲較大。TTL具有中等的速度，門延遲小于1ns，可靠性高，由于功耗問題，一直被限制在LSI的水平STTL中等速度，集成度高，功耗較低，可以達(dá)VLSI.ECL速度最快，門延遲小于100ps,功耗大，只能集成幾千門目前最快，用于高速中央主機(jī)nMOS速度較快，門延遲小于ns, 尺寸小，適合VLSI，功耗比CMOS大，應(yīng)用受到限制CMOS速度

6、較高，靜態(tài)功耗為零，是VLSI的主流，隨著尺寸的越來(lái)越小，速度越來(lái)越快，集成度受動(dòng)態(tài)功耗的限制3. 各類電路的特點(diǎn)各類電路優(yōu)值比較：四、BiCMOS 雙極型電路具有帶負(fù)載能力強(qiáng)，工作速度快(尤其是ECL電路速度最高)的長(zhǎng)處，而 CMOS門電路具有功耗低、抗干擾好(包括溫度特性穩(wěn)定性高)，集成密度大，價(jià)格便宜等優(yōu)勢(shì)。但電流驅(qū)動(dòng)能力低。 BiCMOS工藝是將雙極與CMOS器件制作在同一芯片上，這樣就結(jié)合了雙極器件的高跨導(dǎo)、強(qiáng)驅(qū)動(dòng)和CMOS器件高集成度、低功耗的優(yōu)點(diǎn)，使它們互相取長(zhǎng)補(bǔ)短、發(fā)揮各自優(yōu)點(diǎn)，從而實(shí)現(xiàn)高速、高集成度、高性能的超大規(guī)模集成電路。 BiCMOS的輸入門電路采用CMOS工藝，其輸出

7、端采用雙極型推拉式輸出方式，既具有CMOS的優(yōu)勢(shì)，又具有雙極型的長(zhǎng)處，已成為集成門電路的新寵。 最早的BiCMOS是用CMOS做高集成度低功耗的部分，雙極僅用來(lái)做I/O部分，后來(lái)將BJT也集成到邏輯門中特點(diǎn)： 在CMOS反相器的基礎(chǔ)上增加了R1,R2,T1,T2.工作原理： 當(dāng)Vin為0或者1時(shí)，沒有電流流過(guò)兩個(gè)電阻，Vbe1=Vbe2=0，T1，T2都截止。 當(dāng)o從到時(shí)，驅(qū)動(dòng)CL的電流流過(guò)時(shí)，產(chǎn)生一個(gè)壓降使T1導(dǎo)通，給L提供附加的充電電流，因此比普通的CMOS速度更快L充滿后，be1下降，1截止L放電時(shí)的情況可做類似分析 五、BiCMOS反相器優(yōu)點(diǎn)：此反相器靜態(tài)功耗也為； R1,R2,T1,

8、T2 的加入將增加的面積，但由于驅(qū)動(dòng)能力的增加， BiCMOS 的實(shí)際集成度比CMOS 有所增加因?yàn)槿绻鸏較大，和要做得很大，而BiCMOS 中，可以做的較?。簧瘸鱿禂?shù)大，且速度快；雙極推挽器件隔開了CMOS 和負(fù)載，不同的CMOS 電路單位負(fù)載延遲一致；Vbe比VT更容易精確控制，因此更容易得到良好的匹配對(duì) BiCMOS反相器電路 其他的BiCMOS反相器六、BiCMOS門電路 (a) BiCMOS或非門(b) BiCMOS與非門 七、BiCMOS的外部特性1. BICMOS反相器和門電路的輸入輸出特性 BiCMOS門電路的輸入特性與CMOS門電路完全相同，因?yàn)檩斎腚娐方Y(jié)構(gòu)同CMOS電路。B

9、iCMOS電路用雙極型晶體管作為輸出極，所以具有很強(qiáng)的帶負(fù)載能力。ABT系列的BiCMOS緩沖/驅(qū)動(dòng)器的NOH可達(dá)32 。 BiCMOS反相器在DD=5V時(shí)的電壓傳輸特性 2、BiCMOS反相器的電壓傳輸特性 空載時(shí)BiCMOS電路的傳輸延遲時(shí)間主要由電路內(nèi)部的電容C決定，在小電容負(fù)載時(shí)，BiCMOS電路的開關(guān)特性比CMOS差，因?yàn)殡p極晶體管輸出級(jí)的加入給電路增加了結(jié)電容并多了一級(jí)延遲。但當(dāng)負(fù)載電容0.1 pF后，傳輸延遲時(shí)間明顯改善。 BiCMOS電路的開關(guān)速度提高幅度較大，明顯優(yōu)于CMOS電路，而該電路的低電壓性能仍不夠理想。 、BICMOS門電路的傳輸延遲時(shí)間八、BiCMOS工藝由于擁有

10、兩種不同結(jié)構(gòu)的器件，工藝間有差異，但是兩種工藝不是機(jī)械的加在一起，很多工序是一起做的BiCMOS工藝技術(shù)大致可以分為兩類： 以CMOS工藝為基礎(chǔ)的BiCMOS工藝 以雙極工藝為基礎(chǔ)的BiCMOS工藝一般來(lái)說(shuō)，以CMOS工藝為基礎(chǔ)的BiCMOS工藝對(duì)保證CMOS器件的性能比較有利，同樣以雙極工藝為基礎(chǔ)的BiCMOS工藝對(duì)提高保證雙極器件的性能有利。 1、以P阱CMOS工藝為基礎(chǔ)的BiCMOS工藝以P阱CMOS工藝為基礎(chǔ)是指在標(biāo)準(zhǔn)的CMOS工藝流程中直接構(gòu)造雙極晶體管，或者通過(guò)添加少量的工藝步驟實(shí)現(xiàn)所需的雙極晶體管結(jié)構(gòu)。下圖為通過(guò)標(biāo)準(zhǔn)P阱CMOS工藝實(shí)現(xiàn)的NPN晶體管的剖面結(jié)構(gòu)示意圖。 這種結(jié)構(gòu)的

11、缺點(diǎn)是： （1）由于NPN晶體管的基區(qū)在P阱中，所以基 區(qū)的厚度太大，使得電流增益變?。?（2）集電極的串聯(lián)電阻很大，影響器件性能； （3）NPN管和PMOS管共襯底，使得NPN管只 能接固定電位，從而限制了NPN管的使用。2、以N阱CMOS工藝為基礎(chǔ)的BiCMOS工藝N阱CMOS-NPN體硅襯底結(jié)構(gòu)剖面圖優(yōu)點(diǎn)：（1）工藝中添加了基區(qū)摻雜的工藝步驟，這樣就形成了較薄的基區(qū)，提高了NPN晶體管的性能；（2）制作NPN管的N阱將NPN管與襯底自然隔開，這樣就使得NPN晶體管的各極均可以根據(jù)需要進(jìn)行電路連接，增加了NPN晶體管應(yīng)用的靈活性。缺點(diǎn)： NPN管的集電極串聯(lián)電阻還是太大，影響雙極器件的驅(qū)動(dòng)

12、能力。 如果以P+-Si為襯底，并在N阱下設(shè)置N+隱埋層，然后進(jìn)行P型外延，可使NPN管的集電極串聯(lián)電阻減小56倍，還可以使CMOS器件的抗閂鎖性能大大提高。改進(jìn)：3、以雙極工藝為基礎(chǔ)的BiCMOS工藝 （1）以CMOS工藝為基礎(chǔ)的BiCMOS工藝中，影響B(tài)iCMOS電路性能的主要是雙極型器件。顯然，若以雙極工藝為基礎(chǔ)，對(duì)提高雙極型器件的性能是有利的。 （2）這種結(jié)構(gòu)克服了以P阱CMOS工藝為基礎(chǔ)的BiCMOS結(jié)構(gòu)的缺點(diǎn)，而且還可以用此工藝獲得對(duì)高壓、大電流很有用的縱向PNP管和LDMOS及VDMOS結(jié)構(gòu)，以及在模擬電路中十分有用的I2L等器件結(jié)構(gòu)。 LDMOS： Laterally Diffused M