關(guān)于EDA簡介課件

1、第一講主要內(nèi)容：1. EDA簡介2. EDA設(shè)計流程及工具3. 原理圖輸入設(shè)計方法1一、EDA技術(shù)現(xiàn)代電子設(shè)計技術(shù)的核心是EDA（Electronic Design Automation）技術(shù)。EDA技術(shù)就是依賴功能強(qiáng)大的計算機(jī)，在EDA工具軟件平臺上，對以硬件描述語言HDL（Hardware Description Language）為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動地完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合（布局布線），以及邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電子線路系統(tǒng)功能。EDA技術(shù)使得設(shè)計者的工作僅限于利用軟件的方式，即利用硬件描述語言和EDA軟件來完成對系統(tǒng)硬件功能的

2、實現(xiàn)。21. EDA技術(shù)實現(xiàn)目標(biāo)利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計，最后的目標(biāo)是完成專用集成電路ASIC的設(shè)計和實現(xiàn)。三條實現(xiàn)途徑：1)超大規(guī)?？删幊踢壿嬈骷? 主流器件：FPGA（Field Programmable Gate Array)CPLD (Complex Programmable Logic Device)2)半定制或全定制ASIC3)混合ASIC32. 硬件描述語言VHDL 硬件描述語言是EDA技術(shù)的重要組成部分，VHDL語言是電子設(shè)計主流硬件的描述語言，是硬件描述語言的業(yè)界標(biāo)準(zhǔn)之一。 現(xiàn)在，VHDL和 Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到眾多EDA公司的支持，在

3、電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。其優(yōu)點見教材P5。用VHDL語言表達(dá)和設(shè)計電路，一般包括三部分：庫說明、實體和結(jié)構(gòu)體。43. VHDL綜合 綜合-把某些東西結(jié)合到一起，把設(shè)計抽象層次中的一種表示轉(zhuǎn)化成另一種表示的過程。在電子設(shè)計領(lǐng)域中，綜合可以表示成：將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實現(xiàn)的模塊組合裝配而成的過程。事實上，設(shè)計過程中的每一步都可稱為一個綜合環(huán)節(jié)。設(shè)計過程通常從高層次的行為描述開始，以最低層的結(jié)果描述結(jié)束，每個綜合步驟都是上一層次的轉(zhuǎn)換。（1）自然語言綜合（2）行為綜合（3）邏輯綜合（4）結(jié)構(gòu)綜合或者版圖綜合5綜合器-能夠自動將一種設(shè)計表示形式向

4、另一種設(shè)計表示形式轉(zhuǎn)換的計算機(jī)程序，或協(xié)助進(jìn)行手工轉(zhuǎn)換的程序。 高層次的表示 低層次的表示 行為域 結(jié)構(gòu)域 算法級 門級6編譯器和綜合器功能比較7VHDL綜合器運(yùn)行流程84. 基于VHDL的自頂向下設(shè)計方法 傳統(tǒng)的硬件電路設(shè)計方法：自底向上 元器件、芯片功能模塊整個系統(tǒng)缺點：低效、低可靠性、費(fèi)時費(fèi)力、成本高昂。 自頂向下的設(shè)計方法是EDA技術(shù)的首選設(shè)計方法，是ASIC或FPGA開發(fā)的主要設(shè)計手段。自頂向下設(shè)計方法就是在整個設(shè)計流程中各設(shè)計環(huán)節(jié)逐步求精的過程。一個項目的設(shè)計過程包括從自然語言說明到VHDL的系統(tǒng)行為描述、系統(tǒng)分解、RTL模型的建立、門級模型產(chǎn)生，到最終的可以物理布線實現(xiàn)的底層電路

5、，就是從高抽象級別到低抽象級別的整個設(shè)計周期。9自頂向下的設(shè)計流程105. EDA與傳統(tǒng)電子設(shè)計方法的比較 傳統(tǒng)的電子系統(tǒng)或IC設(shè)計中，手工設(shè)計 占了較大比例。缺點如下：（1）復(fù)雜電路的設(shè)計、調(diào)試十分困難；（2）如果某一過程存在錯誤，查找和修改十分不便；（3）設(shè)計過程中產(chǎn)生大量文擋，不易管理；（4）對于集成電路設(shè)計而言，設(shè)計實現(xiàn)過程與具體 生產(chǎn)工藝直接相關(guān)，因此可移植性差；（5）只有在設(shè)計出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實測。11 采用EDA技術(shù)的優(yōu)點：（1）采用硬件描述語言作為設(shè)計輸入；（2）庫（Library）的引入；（支持自動設(shè)計）（3）設(shè)計文擋的管理；（4）強(qiáng)大的系統(tǒng)建模、電路仿真功能；（

6、5）具有自主知識產(chǎn)權(quán)；（6）開發(fā)技術(shù)的標(biāo)準(zhǔn)化、規(guī)范化以及IP核的可利用性；（7）適用于高效率大規(guī)模系統(tǒng)設(shè)計的自頂向下設(shè)計方案；（8）全方位地利用計算機(jī)自動設(shè)計、仿真和測試技術(shù)；（9）對設(shè)計者的硬件知識和硬件經(jīng)驗要求低；（10）與以CPU為主的電路系統(tǒng)相比，高速性能好；（11）純硬件系統(tǒng)的高可靠性。126. EDA的發(fā)展趨勢 IC設(shè)計的發(fā)展方向：單片系統(tǒng)或稱系統(tǒng)集成芯片， 即在一個芯片上完成系統(tǒng)級的集成。 更趨于電路行為級的硬件描述語言，如SystemC、Superlog及系統(tǒng)級混合仿真工具，可以在同一個開發(fā)平臺上完成高級語言，如C/C+等，與標(biāo)準(zhǔn)HDL語言 （Verilog HDL、VHDL）

7、 或其他更低層次描述模塊的混合仿真。 FPGA與ASIC正在互相融合，取長補(bǔ)短。 目前，許多PLD公司開始為ASIC提供FPGA 內(nèi)核。 現(xiàn)在，傳統(tǒng)ASIC和FPGA之間的界限正變得模糊。系統(tǒng)級芯片不僅集成RAM和微處理器，也集成FPGA。13二、 EDA設(shè)計流程及其工具 FPGA/CPLD設(shè)計流程應(yīng)用于FPGA/CPLD的EDA開發(fā)流程141、設(shè)計輸入（原理圖/HDL文本編輯） （1）圖形輸入 三種常用方法：原理圖輸入 狀態(tài)圖輸入 波形圖輸入 原理圖輸入：在EDA軟件的圖形編輯界面上繪制 能完成特定功能的電路原理圖。 （2）HDL文本輸入 與傳統(tǒng)的計算機(jī)軟件語言編輯輸入基本一致。即將使用了某

8、種HDL的電路設(shè)計文本，如VHDL或Verilog的源程序，進(jìn)行編輯輸入。152、綜合 將軟件設(shè)計的HDL描述與硬件結(jié)構(gòu)掛鉤。 將設(shè)計者在EDA平臺上編輯輸入的HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件。163、適配 適配器的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如JEDEC，Jam格式的文件。 適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時序仿真，同時產(chǎn)生可用于編程的文件。174、時序仿真與功能仿真 在編程下載前，必須利用EDA工具對適配生成的結(jié)果進(jìn)行

9、模擬測試，就是所謂的仿真。即讓計算機(jī)根據(jù)一定的算法和一定的仿真庫對EDA設(shè)計進(jìn)行模擬，以驗證設(shè)計，排除錯誤。185、編程下載 把適配后生成的下載或配置文件，通過編程器或編程電纜向FPGA或CPLD進(jìn)行下載，以便進(jìn)行硬件調(diào)試和驗證（Hardware Debugging）。CPLD：以乘積項結(jié)構(gòu)方式構(gòu)成邏輯行為的器件。FPGA：以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件。目前，F(xiàn)PGA具有更廣泛的含義。196、硬件測試 最后將含有載入了設(shè)計的FPGA或CPLD的硬件系統(tǒng)進(jìn)行統(tǒng)一測試， 以便最終驗證設(shè)計項目在目標(biāo)系統(tǒng)上的實際工作情況，以排除錯誤，改進(jìn)設(shè)計。20 常用EDA工具EDA工具大致可以分為五個模塊：

10、設(shè)計輸入編輯器仿真器HDL綜合器適配器（或布局布線器）下載器集成的EDA開發(fā)環(huán)境：MAX+plus， Quartus 。211. MAX+plus概述 MAX+plus是Altera公司提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera公司是世界最大的可編程邏輯器件供應(yīng)商之一。 MAX+plus界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的EDA軟件。在 MAX+plus編譯設(shè)計主控界面上，它顯示了MAX+plus自動設(shè)計的各主要處理環(huán)節(jié)和設(shè)計流程，包括設(shè)計輸入編輯、編譯網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、路基分割、適配、延時網(wǎng)表提取、編程文件匯編（裝配）以及編程下載9個步驟。 22編譯設(shè)計主控界面2

11、3MAX+plus設(shè)計流程圖形或HDL 編輯器編譯網(wǎng)表提取數(shù)據(jù)庫建立邏輯綜合邏輯分割適配延時網(wǎng)表提取編程文件匯編 編程器 設(shè)計輸入綜合或編輯適配器件仿真下載標(biāo)準(zhǔn)的EDA開發(fā)流程2425啟動界面26原理圖編輯器27文本編輯器28波形編輯器29 三、原理圖輸入設(shè)計方法 利用EDA工具進(jìn)行原理圖輸入設(shè)計的優(yōu)點是，設(shè)計者不必具備許多諸如編程技術(shù)、硬件語言等知識就能迅速入門，完成較大規(guī)模的電路系統(tǒng)設(shè)計。 MAX+plus提供了功能強(qiáng)大、直觀便捷和操作靈活的原理圖輸入設(shè)計功能，同時還配備了適用于各種需要的元件庫，其中包含基本邏輯元件庫、宏功能元件，以及功能強(qiáng)大，性能良好的類似于IP核的兆功能塊LPM庫。3

12、04.1 1位全加器設(shè)計向?qū)?.1.1 基本設(shè)計步驟1. 為本項工程設(shè)計建立文件夾 如：E:MY_PRJCT2. 輸入設(shè)計項目和存盤 （1）打開原理圖編輯窗 “File” “ New” “File Type” “Graphic Editor File” “ OK”3132（2）右擊鼠標(biāo)，選擇“Enter Symbol”，333435（3）調(diào)入所需各元件，并連接好， 輸入各引腳名：a、b、co、so（4）將圖文件取名為：h_adder.gdf,存入E:MY_PRJCT目錄 “File” “ Save As” “ OK”3637383.將設(shè)計項目設(shè)置成工程文件（PROJECT）第一種方法39第二種

13、方法40第三種方法利用快捷鍵414.選擇目標(biāo)器件并編譯4243啟動編譯器快捷鍵44455.時序仿真（1）建立波形文件464748（2）輸入信號節(jié)點49快捷方式輸入信號節(jié)點：單擊右鍵50單擊選擇信號51取消該選項（3）設(shè)置波形參量52（4）設(shè)定仿真時間53（5）加上輸入信號：為輸入信號設(shè)定必要的測試電平或數(shù)據(jù)54（6）波形文件存盤： FileSave asOK55（7）運(yùn)行仿真器仿真快捷鍵56單擊5758（8）觀察分析波形59（9）延時時序分析60（10）包裝元件入庫 （可供其他設(shè)計調(diào)用）616.引腳鎖定 若仿真測試無誤，將設(shè)計編程下載到EDA實驗箱上的目標(biāo)器件作進(jìn)一步的硬件測試，以便最終了解設(shè)

14、計項目的正確性。 根據(jù)EDA實驗箱上主芯片引腳與外部硬件連接關(guān)系鎖定輸入輸出引腳。62符號數(shù)據(jù)開關(guān)名稱主芯片引腳號輸入aS175bS274輸出soL287coL486引腳分配示例：63（1）引腳定位64輸入端口名輸入引腳編號（2）引腳鎖定65（3）注意：引腳鎖定后，必須重新編譯，以便將引腳信息編入下載文件中。667.編程下載 首先用下載線把計算機(jī)的打印機(jī)口與實驗箱連接好，打開電源：67（1）下載方式設(shè)定68硬件設(shè)置選項6970編程配置下載鍵（2）下載718.設(shè)計頂層文件 利用已設(shè)計好并包裝入庫的底層元件半加器h_adder，完成頂層項目全加器的設(shè)計。 在新的原理圖編輯窗口調(diào)入半加器元件h_ad

15、der，以及其他所需元件。參考上述半加器的設(shè)計流程，完成全加器的設(shè)計、仿真、編程下載及硬件測試。721位全加器原理圖1位全加器時序仿真波形73全加器引腳鎖定符號數(shù)據(jù)開關(guān)名稱主芯片引腳號輸 入 ainS373binS471cinS570輸出sumL883coutL68574設(shè)計流程歸納75編譯完成后，雙擊該鈕，打開適配報告，了解適配情況、資源使用情況和引腳鎖定情況等。 764.2 2位十進(jìn)制數(shù)字頻率計設(shè)計77雙十進(jìn)制計數(shù)器74390782位十進(jìn)制計數(shù)器原理圖792位十進(jìn)制計數(shù)器仿真波形1802位十進(jìn)制計數(shù)器仿真波形2817段共陽極顯示譯碼器兩位十進(jìn)制頻率計頂層設(shè)計原理圖文件：ft.gdf82兩位

16、十進(jìn)制頻率計頂層設(shè)計仿真波形注意：CNT-EN是測頻控制信號，若其頻率選定為0.5Hz，則其允許計數(shù)的脈寬為1秒，數(shù)碼管顯示即為F-IN的頻率值。83測頻時序控制電路原理圖文件：tf_ctro.gdf84測頻時序控制電路仿真波形3個控制信號能使頻率計順利完成測頻三步曲：計數(shù)、鎖存、清零85自動測量頻率計頂層電路原理圖文件：ft_top.gdf86待測信號：F_IN周期410ns控制信號：CLK周期2us計數(shù)脈寬：82us=16us測頻顯示：16/0.410=39自動測量頻率計仿真波形87設(shè)計項目的其他信息和資源配置88頻率計ft-top項目的設(shè)計層次（1）了解設(shè)計項目的結(jié)構(gòu)層次89雙擊打開適配

17、報告邏輯宏單元的使用數(shù)量90（2）了解器件資源分配情況91內(nèi)嵌的RAM單元EAB已被占用的邏輯宏單元邏輯陣列塊LAB邏輯宏單元LCs（LEs）92（3）了解設(shè)計項目速度/延時特性93時鐘信號名最高時鐘頻率94信號延時信息95（4）資源編輯 設(shè)計者可以利用芯片資源編輯器對目標(biāo)器件的資源進(jìn)行手工配置。96（5）引腳鎖定（適用于引腳少的器件）979899用鼠標(biāo)將信號引腳名拖到下面芯片的相應(yīng)引腳上即可CLK被瑣定在205引腳1004.3 參數(shù)可設(shè)置LPM兆功能塊 LPM庫中的兆功能塊可以以圖形或硬件描述語言模塊形式方便地調(diào)用。設(shè)計者只需選擇所需模塊并為其設(shè)定適當(dāng)?shù)膮?shù)即可。1011024.3.1 基于

18、LPM-COUNTER的數(shù)控分頻器設(shè)計103數(shù)控分頻器電路原理圖（fpq.gdf）104數(shù)控分頻器工作波形1054.3.2 基于LPM-ROM的4位乘法器設(shè)計106用LPM-ROM設(shè)計的4位乘法器原理圖（cfq.gdf）107用LPM-ROM設(shè)計的4位乘法器工作波形108LPM-ROM中作為乘法表的數(shù)據(jù)文件“rom_data.mif”109（1）自然語言綜合：從自然語言轉(zhuǎn)換到VHDL語言算法表示。（2）行為綜合：從算法表示轉(zhuǎn)換到寄存器傳輸級（Register Transport Level, RTL），即從行為域到結(jié)構(gòu)域的綜合。（3）邏輯綜合：RTL級表示轉(zhuǎn)換到邏輯門（包括觸發(fā)器）的表示。（4）版圖綜合或者結(jié)構(gòu)綜合：從邏輯門表示轉(zhuǎn)換到版圖表示（ASIC設(shè)計），或者轉(zhuǎn)換到FPGA的配置網(wǎng)表文件。有了版圖信息就可以把芯片生產(chǎn)出來；有了對應(yīng)的配置文件，就可以使對應(yīng)的FPGA變成具有專門功能的電路器件。110第3章 FPGA/CPLD結(jié)構(gòu)與應(yīng)用 （3.13.6 自學(xué)，一般了解） 3.7 CPLD和FPGA的編程與配置 CPLD一般采用電可擦除存儲單元EEPROM或Flash技術(shù)進(jìn)行編程（Program），掉電后可保持。 大部分FPGA采用SRAM查找表的編程單元，編程信息保持在SR