EDA復(fù)習(xí)精華縮印版

1、1什么是綜合？有哪些類型？在自動(dòng)化中的地位？綜合就是把某些東 西結(jié)合到一起，把設(shè)計(jì)中抽象層次中的一種表示轉(zhuǎn)化為另一種表示的過 程。類型有自然語言綜合、行為綜合、邏輯綜合、結(jié)構(gòu)綜合。在電子設(shè) 計(jì)中綜合可以表示為：將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層 次的便于具體實(shí)現(xiàn)的模塊組合裝配的過程。2. IP是什么？ IP與EDA技術(shù)的關(guān)系是什么？ IP就是知識(shí)產(chǎn)權(quán)核或知 識(shí)產(chǎn)權(quán)模塊。IP與EDA技術(shù)的關(guān)系IP是EDA技術(shù)中為了易于重用而 按嵌入式應(yīng)用專門設(shè)計(jì)的優(yōu)化模塊，能方便地隨時(shí)調(diào)用，提高 EDA 效 率。3簡(jiǎn)述給予FPGA/CPLD的EDA設(shè)計(jì)流程中所涉及的EDA工具，及 其作用。設(shè)計(jì)輸入編輯器

2、：接受不同的設(shè)計(jì)輸入表達(dá)式；HDL綜合 器：把可綜合的VHDL語言轉(zhuǎn)化成硬件電路；仿真器：完成對(duì)電路的 模擬仿真；適配器：完成目標(biāo)系統(tǒng)在器件上的布局布線；下載器： 把設(shè)計(jì)下載到對(duì)應(yīng)的實(shí)際器件，實(shí)現(xiàn)硬件設(shè)計(jì)。編程：掉電后可保存存儲(chǔ)單元中的信息的技術(shù)就叫做編程。配置： 在掉電后編程信息立即丟失，在下次上電后需要重新載入編程信息的編 程就是配置。APEX系列屬于FPGA類型的PLD器件，MAXII系列屬于CPLD類 型的PLD器件。因?yàn)锳PEX系列結(jié)構(gòu)是基于查找表的可編程邏輯結(jié)構(gòu)； 而 MAXII 是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)。固有延時(shí)也稱慣性延時(shí)，是任何電子器件都存在的一種延時(shí)慣性。 固有延時(shí)的主

3、要物理機(jī)制是分布電容效應(yīng)。6是VHDL仿真和綜合器將自動(dòng)為系統(tǒng)中的信號(hào)賦值配置以足夠小而 又能滿足邏輯排序的延時(shí)量，即仿真軟件的一個(gè)最小分辨時(shí)間。在VHDL 中， 6 可使并行語句和順序語句中的并列賦值邏輯得以正確執(zhí)行。說明信號(hào)和變量的功能特點(diǎn)。功能特點(diǎn)：變量和信號(hào)相當(dāng)于邏輯電 路系統(tǒng)中的連線和連線的上信號(hào)值。異同：信號(hào)，用于作為電路中的信 號(hào)連線，在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都可適用，在進(jìn)程中的最后才對(duì)信 號(hào)賦值。變量，用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元，只能在所定義的進(jìn) 程中使用，它是立即賦值的。在不完整的條件語句中，單獨(dú)的變量賦值 語句與信號(hào)賦值語句都能產(chǎn)生相同的時(shí)序電路。9什么是重載函數(shù)？重載

4、算符有何用處？如何調(diào)用重載算符函數(shù)？ 同樣名稱的函數(shù)可以用不同的數(shù)據(jù)類型作為此函數(shù)的參數(shù)定義多次，以 此定義的函數(shù)稱為重載函數(shù)。因?yàn)閂HDL不允許不同數(shù)據(jù)類型的操作 數(shù)間進(jìn)行直接運(yùn)算。因此在具有不同數(shù)據(jù)類型操作數(shù)構(gòu)成的同名函數(shù) 中，可定義又運(yùn)算符的重載式的重載函數(shù)?？梢酝ㄟ^重新定義運(yùn)算符 的方式調(diào)用重載算符函數(shù)。10.給觸發(fā)器復(fù)位的方法有：時(shí)鐘邊沿復(fù)位復(fù)位信號(hào)電平復(fù)位。時(shí) 鐘邊沿復(fù)位有這樣的要求。3 (1)例811代碼表達(dá)的是mealy類型的狀態(tài)機(jī)優(yōu)點(diǎn)是：功能：對(duì)輸入數(shù)進(jìn)行檢測(cè)，當(dāng)與原設(shè)定密碼完全相同時(shí)，AB 輸出1010，否則AB輸出1011。過程：對(duì)輸入數(shù)進(jìn)行逐位檢測(cè)，當(dāng)碰到哪一位不與原密

5、碼相同 時(shí),Q返回初態(tài)重新檢測(cè)：當(dāng)b7b0都正確時(shí),AB輸出1010, 否則輸出 1011。第九章7 答：不能直接進(jìn)行加法運(yùn)算。因?yàn)閿?shù)據(jù)類型為 STD LOGICVECTOR 的數(shù)在 VHDL 中是不能直接進(jìn)行的，如能 直接進(jìn)行的矢量結(jié)果也是錯(cuò)的。必須打開 IEEE 庫的 STD LOGICUNSIGNED 轉(zhuǎn)成整數(shù)再進(jìn)行運(yùn)算。99 答：能夠。打開 IEEE 庫的 STDLOGICUNSIGNED 的包，即利用庫把所有數(shù)都轉(zhuǎn)成integer，再賦值。10 答：標(biāo)識(shí)符用法規(guī)定：(1)只能包含英文字母，數(shù)字， 下劃線(2)標(biāo)識(shí)符的首字符只能是字母。故：16#0FA#昔在首字符是數(shù)字，且包含非法字符

6、“# “。10#12F#、8#789#， 8#356#， 2#0101010#， 74HC245 也是犯同 一錯(cuò)誤。74HC574,CLR/RESET,IN4/SCLK,D100%都是非法，包 含非法，包含非法字符第十章給觸發(fā)器復(fù)位的方法有哪兩種?如果時(shí)鐘中用了敏感信號(hào)表,哪種復(fù)位方 法要求把復(fù)位信號(hào)放在敏感信號(hào)表中?答:給觸發(fā)器復(fù)位的方法(1)時(shí)鐘邊沿復(fù)位;(2)復(fù)位信號(hào)系統(tǒng)電平復(fù)位，時(shí) 鐘邊沿復(fù)位有這樣的要求。10_5答:程序1有2個(gè)觸發(fā)器;程序2有4 個(gè)觸發(fā)器,程序3有 1 個(gè)銷存器8解:程序邏輯電路圖a,程序2電路圖如圖b 兩程序不同在:程序1利用信號(hào)傳,產(chǎn)生延遲,而程序2利用變量,

7、則是立即賦值的,由上電路圖可以看出,顯然是程序2的電路更 合理2選1多路選擇器：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALLENTITY muxk ISPORT(a1,a2,a3,so,s1:IN STD_LOGIC; Outy:OUTSTD_LOGIC();END;ARCHITECTURE ONE OF MUXK ISSIGNAL temp:STD_LOGIC;BEGINCASE SO ISWHEN 0=temptempNULL;ENDCASE;END PROCESSPROCESS(A1,TEMP,S1)BEGINCASE S1 ISWHEN 0=OUTY

8、OUTYNULL;END CASE;END PROCESS;END;上升沿觸發(fā)器的D觸發(fā)器的時(shí)序電路LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DDF ISPORT(CL:IN STD_LOGIC;CLK0:IN STD_LOGIC;OUT1:OUT STD_LOGIC);END;ARCHIECTURE ONE OF DDF ISSIGNAL A1:A2:STD_LOGIC;BEGINA1=NOT(CL OR A2);PROCESS(CLK0,A1)BEGINIF CLK0EVENT AND CLK=1 THENA2=A1;END IF;EN

9、D PROCESS;OUT1=NOT A2;END;八位左移移位寄存器:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LSHIFT ISPORT (CLK ,LOAD: IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);QB : OUT STD_LOGIC);END;ARCHITECTURE bhv OF LSHIFT ISBEGINPROCESS(CLK,LOAD)VARIABLE REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGINIF CLK EVENT

10、AND CLK = 1 THENIF LOAD=1 THEN REG8 := DIN;ELSE REG8(7 DOWNTO 1):=REG8(6 DOWNTO 0);END IF;END IF;QB =REG8(7);END PROCESS;END bhv;P124d 觸發(fā)構(gòu)成按循環(huán)碼循環(huán)的六進(jìn)制計(jì)數(shù)器 library ieee;use ieee.std_logic_1164.all;entity jz isport (clk : in std_logic;q : out std_logic_vector (2 downto 0); end jz;architecture one of jz

11、issignal a : integer range 0 to 6;signal q1 : std_logic_vector(0 to 2);beginp_a : process (clk,a)beginif clkevent and clk=1 thenif a=5 then a=0;else a q1 q1 q1 q1 q1 q1q1=000;end case;if clkevent and clk=1 then q=q1;end if;end process;end;P93 半減器： library ieee;use ieee.std_logic_1164.all;use ieee.st

12、d_logic_unsigned.all;entity h_suber isport ( x,y : in std_logic; diff : out bit;a : out bit);end h_suber; architecture one of h_suber issignal s: std_logic_vector(0 to 1);beginsdiff=0;adiff=1;adiff=1;adiff=0;a=0;end case;end process;end;*P153 8 位左移 library ieee;use ieee.std_logic_1164.all;entity zyi

13、 isport (clk,load : in std_logic;din : in std_logic_vector(7 downto 0); qb : out std_logic);end zyi;architecture one of zyi is beginprocess (clk,load)variable leg8:std_logic_vector(7 downto 0); beginif clkevent and clk=1 thenif load=1 then leg8:=din;elseleg8(7 downto 1):=leg8(6 downto 0); end if;end

14、 if; qb=leg8(7);end process; end;P124 7 人表決 library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity rg isport (vote0 ,vote1,vote2,vote3,vote4,vote5,vote6 : in integer range 0 to 1;red , green : out bit);end rg; architecture one of rg is beginprocess (vote0 ,vote1,vote2,vote3,vote4,vote5,vote6) beginif vote0+vote1+vote2+vote3+vote4+vote5+vote64 then red=1 ;green=0;else red=0;green=1; end if;end process;end ;*P93 4 選一 library ieee;use ieee.std_logic_1164.all; entity sel41 isport