基于FPGA搶答器畢業(yè)設計答辯課件

1、基于FPGA搶答器設計畢業(yè)設計論文基于FPGA搶答器設計畢業(yè)設計論文目 錄設計的背景設計的功能設計的原理設計的流程設計的結果致 謝2h目 錄設計的背景2h 搶答環(huán)節(jié)經常出現在競賽、文體娛樂等活動當中，能夠準確、公正、直觀地根據搶答者的指示燈顯示、數碼顯示和警示顯示等手段指示出第一搶答者。一般競賽搶答器除了第一搶答信號的鑒別和鎖存功能，還有對提前搶答進行警報，計算各組參賽者的比賽得分。為了保證各種智力競賽、比賽的準確性和公正性，所以對電子搶答器的研究就有其重要的意義。1.設計的背景3h 搶答環(huán)節(jié)經常出現在競賽、文體娛樂等活動當中，能夠準確2.設計的功能1、能達到倒計時和計分功能。2、容納四組參賽

2、者同時搶答。3、設置搶答使能信號。4、若提前搶答，則對相應的參賽者發(fā)出警報。5、主持人確認結果，給出倒計時信號，時間為30秒。計數至0時停止，揚聲器發(fā)出超時警報，中止回答。6、系統(tǒng)具有清零功能。7、電子搶答器電路有計分功能。4h2.設計的功能1、能達到倒計時和計分功能。2、容納四組參賽3.設計的原理 電子搶答器的輸入信號包括復位信號CLR、搶答器使能信號EN、四組參賽者的搶答按鈕A/B/C/D、倒計時中止按鈕RST以及加分信號ADD；輸出信號包括四組參賽者搶答狀態(tài)的顯示LEDA、LEDB、LEDC、LEDD及其對應得分、搶答器搶答成功的組別顯示等。5h3.設計的原理 電子搶答器的輸入信號包括復

3、位信號CL4.設計的流程4.1系統(tǒng)流程圖6h4.設計的流程4.1系統(tǒng)流程圖6h4.2模塊介紹4.2.1第一判斷電路模塊：具有第一搶答信號的鑒別和鎖存功能，在搶答開始后，當任意一路搶答器按下后，信號輸入并進行鎖存，這是其它搶答按鍵在按下也不起作用。此模塊有A、B、C、D四路搶答輸入信號；復位信號CLR；搶答使能信號EN。7h4.2模塊介紹4.2.1第一判斷電路模塊：具有第一搶答信號的4.2.2倒計時電路模塊：倒計時電路在搶答成功后，由主持人給出倒計時開始信號RST，RST輸入信號為高電平有效。搶答成功的選手進入答題階段，計時顯示器從初始值30開始以秒為單位倒計時，計數至0時停止計數，揚聲器鳴叫。

4、8h4.2.2倒計時電路模塊：倒計時電路在搶答成功后，由主持人給4.2.3計分電路模塊：參賽者搶答成功后，根據比賽情況比較分數調整，該模塊輸入信號為加分選擇信號ADD和組別選擇信號CHOS3.0，其中，加分選擇信號ADD高電平有效，有效時對組別選擇信號CHOS3.0即第一判斷電路模塊的輸出信號Q3.0。輸出信號分別對應四組參賽者的得分，以百分制表示。每組分數在比賽開始時預設100分，每答對一題（即加分選擇信號對相應參賽組有效）加10分，答錯不扣分。9h4.2.3計分電路模塊：參賽者搶答成功后，根據比賽情況比較分4.2.4顯示電路模塊：顯示電路的實質其實就是一個簡單的LED共陰極顯示模塊的譯碼器。7段數碼管LED常用的一般8字型為a b c d e f g p,其中P為小數點，共陰LED低電平有效。10h4.2.4顯示電路模塊：顯示電路的實質其實就是一個簡單的LE4.2.5位選選擇電路模塊：位選選擇電路實質其實就是把輸入的15個DIN3.0四位二進制數信號經過位選選擇器輸出shift14.0七段數碼管位選信號和對應的bus3.0四位二進制數信號。輸出的四位二進制數信號再經7段LED顯示模塊譯碼顯示為十進制數字的09。11h4.2.5位選選擇電路模塊：位選選擇電路實質其